一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

应用于全数字锁相环的时间数字转换器设计

采用标准0.18 μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路（TDC）.针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围.该设计完成了RTL级建模、仿真、综合及布局布线等整个流程.仿真结果表明,该TDC电路工作正常,在1.8V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255 μm×265 μm.     

一种高速高精度全数字SDC转换器设计

SDRC转换器是一种广泛应用于冶金、航海等位置和方位同步指示系统以及火炮、雷达等伺服系统中的传感器.在研究了CORDIC算法原理的基础上,采用FPGA芯片和QuartusⅡ8.O专用FPGA设计软件设计了一种基于该算法的高速高精度SDRC转换器的硬件电路,并通过Synplify Pro8.0进行综合优化,最后给出了Modelsim SE仿真和Synplify Pro综合结果.基于该算法的设计结果表明SDRC转换器相位精度可达到0.02°,电路系统时钟可达200 MHz以上.设计实现了更小的电路规模,优于一般采用查表法结构设计的电路,具有较 .高的应用价值.     

一种基于FPGA快速进位链的时间数字转换电路

设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.     

全数字锁相环高频感应加热系统的设计

为解决感应加热系统中频率跟踪的问题,使感应加热系统始终工作在最佳状态,提出一种新型的全数字锁相环(ADPLL)高频感应加热系统的设计方案.该方案是基于现场可编程门阵列,采用比例积分控制的方法.仿真结果表明,ADPLL能够及时有效地进行频率锁定,具有控制跟踪速度快、精度高、可调性强及捕获频带宽等优点.根据不同谐振频率的对象,可以通过调节1/N分频器的参数N,K模计数模块的参数K和积分模块的计数器n的位数,使得ADPLL工作处在最佳状态.     

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多层次延迟链的结构,分粗、细、微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/10,及面积的1/2.该结构可实现20~200 MHz频率范围并且设计精度可达到100 ps.     

基于VHDL的全数字锁相环的设计

叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

GPS全数字三阶环路滤波器的设计研究

针对GPS接收机内全数字三阶环路滤波器的参数计算做了研究.并且根据实际的要求,完成了包括对全数字三阶滤波器的噪声带宽和稳态误差门限的一个完整计算.运算结果验证设计指标符合PLL门限小于等于15°,FLL门限小于等于42Hz的技术要求.     

（0≤x＜1）的快速计算方法

按照定点二进制数的特点，运用选值法计算初值和扩大ｘ值的方法，使的计算达到快速、高精度的目的．     

4mm速调管数字锁相稳频源

本文对一种采用数字鉴相鉴频器的毫米波锁相环路进行了理论分析，给出三阶环路的基本关系式和稳定性判据．计算出４ｍｍ速调管振荡器锁相环路的参数并讨论了数字鉴相鉴频器的特性．实验表明该环路容易入锁且很稳定可靠．     

一种快速高精度测频方法

介绍了用８０３１进行快速，宽频带，高精度的测频方法，分析了测频的基本原理，并给出了硬件框图及系统流程图。     

一种快速带环数据流图的流水线调度算法

在带反馈环的数据流图的高层次综合调度中。提出了一种基于时间约束并考虑资源约束的调度算法．该算法利用了数据流图中的迭代内及迭代间的优先约束，采用retiming和流水线操作来进行并行的构造调度．提出的基于待调度稍点的retiming算法可以缩短常规的对调度空间搜索最优解的时间，从而快速地完成满足时间和空间约束的调度．     

数字太阳敏感器高精度电激励信号源设计

介绍了一种数字太阳敏感器的电激励测试系统的设计。设计中采用FPGA为数据处理、时序控制核心,采用数模转换器以及运算放大器构成模拟输出模块,采用串口与上位机进行通信。设计采用一种整体偏移的方法来模拟仿真太阳敏感器的图像探测器的输出。系统输出的电信号满足太阳敏感器大视场、高精度的要求,目前数字式太阳敏感器高精度电激励信号源系统已经在太阳敏感器研制过程中的地检实验中得到应用。     

高精度数字压力计的研制

扩散硅压力传感器具有体积小、灵敏度高、响应速度快等优点，但存在温度漂移和非线性问题，这是研制高精度数字压力计必须解决的技术难点．本文分析并建立了对其实现综合补偿的方程式，利用单片微机软件实现综合补偿方程，较好地解决了压力传感器的非线性、温度补偿和零点修正．研制出的数字压力计精度达０．０５级．     

高精度模数转换器ADS1211

ADS1211是一个具有24位精度并内含自校正∑-Δ转换器、二阶∑-Δ调制器、可编程数字滤波器和微处理器的串行A/D转换器.该文主要介绍了在单片机的控制下,利用ADS1211实现高精度A/D转换的方案.