同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

基于OOK体制的激光统一测控系统设计与实现

激光统一测控系统采用激光链路同时实现高速通信、高精度测距和时钟同步.为了实现激光统一测控系统,根据异步应答测距方法,设计研制了基于OOK体制的激光统一测控系统原理样机,样机包含两套激光模拟终端,分别向对方发送包含测量数据帧的激光调制信号,并记录发送测量数据帧和接收测量数据帧的本地钟时间,据此计算得到距离、钟差、相对频差的测量结果.样机有线对接试验表明,在码率为2.5 Gbit/s的双向激光通信条件下,测距随机误差为6.2 mm,测距系统误差为1.3 mm,钟差测量随机误差为27 ps,相对频差测量随机误差为2.7×10^-13.该样机为激光统一测控设备的研制和应用提供了技术支撑.     

一种低功耗高电源抑制的时钟电路

设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出.     

高速数字PCB板的信号完整性仿真与验证

高密度PCB(printed circuit board)设计中,高速时钟信号的信号完整性设计面临越来越大的挑战。针对该问题,文章研究了传输线的特性阻抗及其对信号传输延时的影响,利用Cadence的信号完整性分析软件Allegro PCB SI,对一款基于ARM的嵌入式运动控制平台的时钟信号存在的信号完整性(signal integrity,SI)问题进行了再现仿真,重点分析了信号反射与串扰现象及其产生原因,提出了减小时钟信号串扰和反射的措施;结合阻抗匹配原则,以嵌入式运动控制平台的SDRAM和USB时钟信号为例,利用Allegro PCB SI对并行端接、串行端接、改变线间距等方法进行了试验,试验结果表明,端接匹配的方法能有效地减小时钟信号的反射和串扰现象。     

CDMA通信系统接收信号的统一表达式

针对同步与异步CDMA通信系统以及不同的信道模型,给出了连续接收信号的统一表达式。若对接收信号进行采样,也可得到离散接收信号的统一表达式。通过给出信道模型的统一表达式,可以很方便地利用此表达式来进行CDMA无线通信系统的各种复杂信道的参数辩识以及盲均衡设计。     

射频拉远系统中的时钟同步技术

针对射频拉远系统中基带控制部分和射频拉远单元之间的时钟漂移问题,提出了一种利用锁相环进行时钟同步的技术.该技术利用锁相环的特点,通过跟踪时钟漂移并对时钟信号进行预补偿来达到抵消时钟漂移的目的.分析了漂移的产生和影响以及补偿方案的可行性,设计并制作了集成在一块4层印刷电路板中的时钟同步模块.测试结果表明:加入时钟同步模块的时钟信号频率稳定度可达到1×10-12,较之无同步模块提高了4个数量级;对于10,km和100,km单程光纤链路,该方案能达到同样的效果.可见,采用该技术可以在较大的动态范围内补偿时钟漂移,从而提高时钟信号的频率稳定度.     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

RSFQ可控时钟信号发生器

设计了一种新的产生RSFQ时钟信号的电路,并利用W IN S软件对电路进行了模拟.它可以产生连续脉冲,脉冲的周期由电路中约瑟夫林传输线的长度决定,可以产生周期约10 ps的连续脉冲.经过扩展,这种电路能通过输入触发脉冲实现振荡的停止,从而产生固定个数的时钟信号,产生时钟信号的数目由启动信号和停止信号的时间差决定;在电路中使用多路开关,还可以在不改变硬件电路的条件下,通过输入触发信号来改变输出时钟信号的周期.     

基于10Gb/sNRZ信号的全光四倍频时钟提取实验研究

提出了一种从非归零(NRZ)码信号提取四倍频时钟的全光技术方案,并进行了实验验证.由于NRZ信号中没有时钟分量,因此首先利用半导体光放大器(SOA)中的非线性效应配合带通滤波器产生伪归零(PRZ)码信号,并通过光纤中的自相位调制产生高阶时钟分量,最后注入F-P滤波器得到四倍频的光时钟信号.实验演示中,从一路10Gb/s...     

一种从已调信号产生系统时钟的新方法

介绍一种从调频信号中获取系统时钟的新方法,该方法是在分频器中应用调制补偿、及Σ△抖动技术。应用该技术,基于全数字锁相环的调频广播发射机可以产生更高频率的时钟信号,以用于基带信号处理。     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。     

简易高精度数字式函数发生器的设计与实现

本文论述了利用计算机接口技术,D/A转换器及RAM设计制作的简易型16位及12位精度的数字式任意型函数发生器兼D/A转换器,推导了在正弦信号情况下该函数发生器的精度与信号频率及时钟频率间的关系,为存储器容量设计提供了依据。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

适应调频同步广播的MPEG-2再复用器PCR修正算法

 节目参考时钟（PCR）是MPEG-2系统中音视频解码的时间基准,MPEG-2解码器利用PCR时间信息控制MPEG-2视频解码、显示时间及音视频同步。PCR修正是MPEG-2再复用器设计的关键技术之一。对目前再复用器实现中的PCR修正算法及MPEG-2标准传输流中PCR进行分析研究,提出了一种新的MPEG-2再复用器PCR修正算法。采用该修正方法,可以避免再复用器在再复用过程中对MPEG-2信号进行缓冲后PCR包中标识的PCR值和解码器实际接收到PCR包时的时间值不一致情况的发生;解决了MPEG-2解码时由于不一致引起的PCR抖动和缓冲区溢出问题;使解码器可以利用该PCR信息恢复出编码端的时钟,保持编、解码器时钟同步。采用该修正算法修正的再复用器的音频信号可满足对时间要求更苛刻的调频同步音频广播的要求。     

统计预测法与同步数字系列基群时钟同步恢复

同步数字系列 ( SDH)指针调整给支路时钟带来了幅度很大的低频抖动 ,一般的时钟同步恢复方法 (如简单的模拟或数字锁相环 )已无法将其滤除 ,为恢复 SDH中基群时钟同步 ,提出了一种新的全数字化方法——统计预测法。该方法通过对一个统计周期内欲平滑时钟与参考时钟的差异的统计 ,在下一个周期内预测出支路时钟。从该方法的原理、抖动性能的分析以及给出的计算仿真结果和实验测试结果可知 ,该方法可以有效地平滑由于指针调整和码速调整产生的很大的相位跃变 ,恢复的时钟抖动很小 ,有很好的抖动转移特性和很大的捕捉范围 ,且不需要锁相环 ,系统便于集成 ,有利于设备的小型化。