基于标准CMOS工艺压控振荡器(VCO)设计

近年来随着无线通信系统的迅猛发展和CMOS工艺的不断进步,对CMOS无线射频收发机要求越来越高。低成本、小型化、宽频带、低噪声、更高的工作频段是未来射频收发机设计所要努力的方向。压控振荡器(voltage-controlled oscillator,VCO)作为频率综合器的关键组成部分,对频率综合器的频率覆盖范围、相位噪声、功耗等重要性能都有直接影响,文章经过对VCO性能参数的分析,介绍了一些压控振荡器性能优化方法。     

基于CMOS工艺的中小规模数字集成电路设计浅析

CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是，为了减少版图面积，节约成本，中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法，介绍了设计数字集成电路版图布局布线的几点体会。     

标准CMOS工艺的外层型人工视网膜芯片设计

针对外层型视网膜修复技术中芯片像素密度难以提高的问题,设计了一种具有更小尺寸及更高像素密度的视网膜芯片。芯片采用CHRT公司0.35μm标准CMOS工艺,选用双向驰张振荡器电路作为基本像元电路,在Cadence软件平台上进行了电路的调试及版图制作和后仿真。实验结果表明,像元电路能够随光电流大小变化输出幅值及频率可调的脉冲信号对视网膜神经细胞进行有效刺激,版图制作后仿真得到像元电路脉冲宽度为0.26 ms,频率为18~503 Hz,版图大小为65μm×65μm,初步设计的芯片大小为1.1 mm×1.1 mm。芯片各项参数均能满足生理学上对视网膜神经细胞进行有效刺激的要求,实验结果为芯片后续研究提供了良好的基础。     

新型CMOS注入锁定振荡器电路的设计

设计了一种新型ＣＭＯＳ注入锁定振荡器电路，它是一个由差分比较器和一串反相器所构成的变型环形振荡器。该振荡器的注入锁定特性是基于差分比较器的相移作用。它不仅是有良好的小信号自适应带宽特性，而且还能实现相干相位同步，它的一些基本特征类似于一阶锁相环。分析论证了它的基本原理及特性，并讨论了计算机电路模拟的结果。     

1.8 GHz宽带低相位噪声CMOS压控振荡器设计

采用一种基于开关电容阵列(SCA)和尾电流源处加入电感电容滤波相结合的电路结构,设计了一个1.8 GHz宽带分段线性压控振荡器.采用TSMC 0.18μm 1P6MCMOS RF工艺,利用Cadence SpectreRF完成对电路进行的仿真.结果显示,在电源电压VDD=1.8 V时,控制电压范围为0.6~1.8 V,频率的变化范围为1.43~2.13 GHz,达到39%,相位噪声为-131 dBc/Hz@1MHz,功耗为9.36 mW(1.8 V×5.2 mA).很好地解决了相位噪声与调谐范围之间的矛盾.     

具有双重复位功能的CMOS振荡器设计

本文设计了一种具有双重复位功能的CMOS振荡器。Hspice仿真结果表明,在上电复位模式下和外部同步复位模式下,振荡器工作稳定,输出频率正常。     

基于LDMOS电容的振荡器设计

基于0.5μm CMOS工艺,考虑面积、功耗和工作状态中电容容值等因素,采用LDMOS电容来实现高精度频率的振荡器.一般的CMOS电容特性是非单调变化的,而LDMOS电容只工作在积累区和耗尽区,电容特性可近似理想电容.仿真和测试结果表明,在电源电压1.5～5 V大范围变动的情况下,振荡频率稳定性高,达到设计预期效果.在给电容充电用的静态电流只有40 nA的低电流条件下,振荡器模块中电容的版图面积只有65 μm×65 μm,而且LDMOS工艺和CMOS工艺兼容,可以在不增加工艺复杂度的前提下,用较小的版图面积产生高精度时钟信号.     

具有自动振幅控制的CMOS压控振荡器

调频范围是压控振荡器的一个重要的性能指标,当调频范围增大时,振荡器的振幅会随着频率的不同而改变。为了保证压控振荡器在调频范围内振幅恒定,提出了一种新型的自动振幅控制的电路结构。自动振幅控制电路由峰值检测、比较器和低通滤波器几部分构成,自动振幅控制电路与压控振荡器组成的反馈环路控制压控振荡器的输出恒定。电路采用标准的0.35μm CM O S工艺流片并进行测试。测试结果表明:压控振荡器的调频范围为18.2MH z~24.3MH z,达到了28.7%,自动振幅控制电路保证压控振荡器的振幅变化仅为8.7%。     

基于CMOS工艺的中小规模数字集成电路设计浅析

CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法,介绍了设计数字集成电路版图布局布线的几点体会。     

基于0.012微米CMOS技术10GHz压控振荡器的设计

基于0．12微米CMOS技术10GHz环形电压控制振荡器（VCO）可用于SDH（STM-64）和SONET（OC-192）光接收机的时钟恢复电路。该振荡器设计的关键是采用了客性源极耦合电流放大器（SC3A）。由于带通特性的SC3A的特点,该压控振荡器有较大的调谐范围及较低的噪声,其中心频率为IOGHz,可以在8．4GHz至10．6GHz的频率范围内工作,在偏离中心频率1MHz处的单边带相位噪声约为-85dBc／Hz。     

应用于WSN的0.5 V 4.8 GHz CMOS LC VCO设计

为设计一个可应用于无线传感网的0.5 V 4.8 GHz CMOS LC压控振荡器,采用传统差分负阻结构的电感电容VCO核心电路,添加开关电容阵列增大VCO的调谐范围,利用升压电路和反相器的组合提高控制信号产生电路的性能,通过调节负阻管的宽长比等方法来优化VCO的相位噪声性能,保证VCO能在0.5 V的低供电电压下稳定工作,相位噪声达到-119.3 dBc/Hz@1 MHz,VCO的频率调谐范围为4.3~5.3 GHz,相位噪声小于-115 dBc/Hz@1 MHz,最低可达-121.2 dBc/Hz@1 MHz,核心电路电流约为2.6 mA,满足无线传感网的应用要求。     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

基于吉尔伯特型的CMOS射频混频器的设计

采用多晶电阻作为输出负载、开关对的源极注入电流、共源节点串联电感、驱动级的源简并阻抗方法,提出了一种新型的双通道正交混频器,并采用Candence完成了电路设计.仿真结果表明：在电源电压为1.8V,本振信号输入功率为3 dBm的时,混频器在1 MHz中频处的单边带噪声系数为7.47 dB,在100 kHz中频处为9.35 dB,在10 kHz中频处为16.39 dB;变频增益降为8.46 dB.提高了线性度,且其三阶交调点为8.42 dBm.     

基于输出电压摆幅提高的超低相位噪声VCO设计

本文提出了一种新型的超低相位噪声VCO结构,该结构能够在不增加额外电感、不增大芯片面积的前提下,实现输出电压摆幅的大幅度提高,使得摆幅可以高于供电电压且低于地电位,进而改进VCO的相位噪声。采用TSMC 0.13 μm CMOS工艺对该VCO进行设计。芯片测试结果表明：该VCO的振荡频率为5.5 GHz～6.2 GHz,在5.8 GHz振荡频率处,相位噪声达到-126.26 dBc/Hz@1 MHz,消耗的功耗为2.5 mW。归一化FOM指标达到-197.5 dBc/Hz。     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

低功耗直接衬底耦合QVCO的分析与设计

设计了一款基于TSMC 0.13μm CMOS工艺实现的低功耗低相位噪声、直接衬底耦合形式的正交压控振荡器(QVCO).该QVCO采用电容抽头技术、丙类操作状态和衬底耦合技术,降低电路的功耗和面积.最终版图后仿真结果表明:该QVCO在仅消耗2 m W的情况下,在载频6 GHz处,相位噪声达到-119.11d Bc/Hz@1MHz.     

基于自相关算法的超低噪声CMOS相机设计研究

根据CMOS探测器噪声的特点,针对传统降噪方法较难去除的时间相关噪声提出了一种降噪的新算法,对算法进行了原理分析,介绍了该算法基于FPGA硬件实现的新方法。最后,通过实验结果,对该算法的效果进行了评价。     

一种适应PVT偏差的4GHz双重反馈环形振荡器

在分析传统环形振荡器的基础上,设计了一种新型高频、低噪声环形振荡器.采用改进的全开关状态的延时单元和双重反馈环结构,克服了传统环形振荡器振荡频率低、噪声性能差的缺点,可以有效抑制PVT(Pro-cess Voltage Temperature)偏差对频率的影响.采用TSMC0.18μm CMOS工艺参数,电源电压1.8V,功耗为37.5mW.仿真得到在振荡器中心频率为4GHz时的单边带相位噪声为95.6dBc/Hz@1MHz.