基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

基于FPGA的RS编译码器的实现

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求，本文提出了一种基于FPGA实现的Viterbi译码器的并行结构，并从路径度量管理着手，合理组织了存储器的结构，理论研究和实验结果均表明，此种结构具有译码速度快，结构简单，易于实现的优点．     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

一种RS(15,9)译码器的FPGA实现

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力。根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式。FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率。将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源。仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力。     

基于FPGA的级联码译码器的设计与实现

介绍了一种基于FPGA的级联码译码器的设计及其实现,给出了其系统结构,该级联码由RS码、卷积码以及交织器构成。其中内码卷积码采用viterbi译码,由分支路径度量,加比选和幸存路径度量等几部分组成,交织器采用块交织,交织宽度为204,交织深度为4;外码RS码采用BM迭代算法,由伴随式的计算、关键方程的求解、钱控索和Forney算法等几部分组成。     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.     

基于FPGA的RS编码器的设计与实现

Reed-Solomon(RS)码是一种重要的纠错码,它对随机性和突发性错误有极强的纠错能力,广泛应用于数字视频广播(DVB)系统和其它数字通信领域.本文介绍了用现场可编程门阵列(FPGA)实现DVB系统中的RS编码器的原理和工作过程,并给出了实现电路及其仿真的输出波形.     

实现Viterbi 译码器幸存路径存储及译码输出的一种新方法

提出了一种幸存路径存储及输出的新方法-SMDO法，该方法与传统的寄存器交换法和回索法相比具有存储量小，译码延迟短的特点，并且极适合利用FPGA内置的EAB块实现。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

基于FPGA的自适应均衡器设计与实现

在对LMS算法进行MATLAB仿真的基础上,采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法,在Quartus II 4.1平台和Stratix II系列芯片上进行了综合和仿真。结果表明,该设计结果符合要求,能实现自适应过程。     

Using Combinational Logic Function to Watermark IP Based on FPGA

In the field of digital circuit design, the extensive applications of reusable intellectual property （IP） simplify the design procedure based on very large scale field programmable gate array （FPGA）, and shorten the time to market （TTM）. However, the flexibility of reusable IP makes itself easy to be stolen and illegally distributed by intruders. The protection method proposed in this paper maps IP owner＇s signature to combinational logic functions, and then implements these functions into unused lookup tables （LUTs） in the design based on FPGA, which can be used as a strong proof of IPs ownership. The related experiment results show that this protection method has favorable characteristics such as low overhead, few effects on performance, and high security.     

基于FPGA的视觉导航小车设计与实现

视觉导航作为新兴起的技术,受众多研究者的青睐.设计了以现场可编程门列阵(FPGA)为控制核心的自主导航小车,采用一种新颖的自适应路径识别算法实现路径的识别与提取,并结合圆弧路线规划和控制策略完成小车的自主导航控制.自适应路径识别算法使导航小车可以适应多种光照和路面条件.测试结果表明,小车能够在不同光照条件下的实验室和露天田径跑道环境中实现较好的导航效果,在田径跑道上的导航测试中,小车的最高运行速度达到3.5 m/s.     

一种适用于DVB系统的低复杂度Reed-Solomon解码器

提出了一种适用于DVB(Digital Video Broadcasting)系统的低复杂度Reed-Solomon解码器结构.在解码器的设计中充分利用了DVB系统提供的高倍率时钟,提高了核心算法模块的计算速度,优化了解码器的流水线结构,有效减小了芯片面积.解码器用SMIC 0.25μm工艺综合后规模为31 000门.     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。