蓝牙系统中跳频算法的FPGA实现

跳频是蓝牙使用的抑制干扰的关键技术．在简要介绍扩频技术的基础上，对蓝牙系统基带部分的跳频算法进行了详细分析，并用VHDL完成该算法的硬件描述．在Xilinx ISE开发环境下完成综合及后仿真，通过蓝牙标准提供的样本数据的测试验证，最后下载到Xilinx Virtex-II器件上实现．该设计的实现可应用于蓝牙基带芯片的研发．     

一种改进Turbo码分量译码器的FPGA实现

介绍了Turbo码的译码方法和译码步骤，提出一种改进的译码步骤和相应的分量译码FPGA（现场可编程门阵列）实现方案．仿真表明，该方案能有效地降低译码的复杂度和译码延时，达到了较好的性能，具有较高的实用价值．     

基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码，并提出了利用FPGA实现Turbo码编译码的方法。编码采用了顺序输入，并行编码，顺序输出。译码选用Max-Log-MAP算法，针对该算法采用查表法实现交织，以提高交织速度，译码器内部采用并行级联调用，以减小译码延时。通过计算机模拟仿真表明。所设计实现的Turbo码其有良好的性能和实用价值。     

基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码,并提出了利用FPGA实现Turbo码编译码的方法$编码采用了顺序输入, 并行编码,顺序输出。译码选用Max-Log-MAP算法,针对该算法采用查表法实现交织,以提高交织速度,译码器 内部采用并行级联调用,以减小译码延时。通过计算机模拟仿真表明,所设计实现的Turbo码具有良好的性能和 实用价值。 关键词#深空通信%+,-./码%456$7/8$431算法%0123     

WCDMA系统中Turbo码编译码器交织长度的研究

针对WCDMA系统支持的几种业务速率，通过仿真对交织器的交织长度的选择进行了研究，结果表明在WCDMA系统中可以选择3840和1440作为交织器的长度。     

Turbo码编码器的FPGA实现

探讨了卷积Turbo码编码器实现过程中的关键问题,结合第3代移动通信系统中给出的Turbo码分量编码器方案,以Flex10k系列FPGA芯片为硬件平台,使用MaxplusⅡ开发工具,通过VHDL语言编程的方法实现整个卷积Turbo码编码器.仿真结果表明该编码器的正确性和合理性.     

基于FPGA的Turbo码译码器设计与实现

对Turbo码的Log-MAP译码算法进行了研究,引入滑动窗技术对Log-MAP译码算法进行了优化,并设计了适合硬件实现的流水线结构的译码器。结合3G标准规定的数据速率,对译码器和交织器进行硬件电路的设计和FPGA实现。仿真结果表明所设计的电路在译码性能和延迟方面满足实际要求,具有一定的实用价值。     

超短波跳频电台同步系统的FPGA实现

采用FPGA实现了超短波跳频电台同步系统中的相关检测及位同步系统.与传统方式相比,提高了系统的检测速度和可靠性,有效地减小了虚检和误检率,比特同步精度小于 F/16,实现了同步系统的跟踪调整.系统设计是在电子设计自动化软件平台上使用VHDL语言进行硬件描述实现的,使得硬件升级实现软件化.     

基于FPGA的蓝牙跳频模块的研制

在讨论蓝牙跳频算法的基础上,用VHDL语言对蓝牙核心跳频模块进行软件仿真和硬件测试,进一步验证仿真结果,并对跳频序列的结果进行相关度分析.仿真结果和实验数据表明,采用该模块得到的跳频序列均匀性和随机性均较好,能满足实际应用的需要.     

一类新的宽间隔跳频码的实现

基于ＧＦ（Ｐ）上的ｍ序列，提出了一类新的宽间隔跳频码序列，并在计算机上进行了模拟研究。其模拟结果表明：该跳频码序列的相关性和游程特性均优于最佳的跳频码序列。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.      

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

基于FPGA的Turbo码译码实验平台设计

实现一种基于FPGA的Turbo译码器实验平台,包括译码数学模型、FPGA实现方案、测试结果及分析。系统采用一个通用硬件平台和模块化的软件设计,可对译码算法和迭代次数进行可视化设置。通过仿真与实际测试,结果正确且工作稳定可靠。     

一种新颖的并行Turbo译码器存储方案

研究了一种在并行Turbo译码器中同时进行存储器访问的新颖的存储方案.该方案采用了图论中的节点着色法,与其他也在存储器中采用的非规则方法相比,所需的存储块(RAM)要多2~5块,但当码长变化时,这种配置方法更简单,可以在片上实时实现.实验表明,对于中高速的译码器(40~100 Mb/s),其硬件开销对3GPP标准中的交织器依然是可以承受的.     

多码CDMA系统中联合软并行干扰抵消与Turbo译码方法研究

针对多码CDMA系统提出了一种联合软部分并行干扰抵消与Turbo译码估计方法。该方法首先通过线性最小均方误差均衡器(LMMSE)在切普级对接收到的多码CDMA信号进行均衡，然后使用Turbo译码后得到的软信息对干扰信号进行重构，最后通过并行干扰抵消(PIC)去除多码干扰(MCI)。仿真结果表明，经过多次迭代后，相比传统的部分并行干扰抵消，该方法可显著降低多码CDMA系统的误比特率。笔者同时还给出了切普级均衡、车速和PIC次数对多码CDMA系统性能的影响。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。