基于DTMB标准的新型LDPC译码器实现

针对中国数字电视地面广播标准(DTMB),提出一种新的半并行结构的LDPC译码器.该译码器采用分层消息传递机制,与传统的泛洪传递机制相比,减少了迭代次数,提高了译码器吞吐率;同时,通过切割子矩阵的方法,进一步提高译码器的串行度,降低了译码器硬件资源的占用.最后,译码器采用了一种基于桶形移位器的交叉网络来传递数据,不仅降低了连线复杂度,而且在不改变硬件结构的情况下,可以同时支持DTMB系统三种码率的LDPC译码.     

基于DMB-TH的LDPC码性能分析

低密度奇偶校验码LDPC(Low Density Parity Check)码,由于其具有接近香农限的性能,成为继Turbo码之后信道编码领域内的又一研究热点.LDPC码可以广泛应用于光纤通信、无线局域网、下一代移动通信系统及数字电视广播中.本文对数字电视地面广播中LDPC码的结构和应用进行了讨论,并利用MATLAB对几种不同码率的LDPC码和不同译码方式的LDPC码的性能进行了仿真.     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

DTMB标准的高速多码率LDPC编码器设计

针对中国数字电视广播地面传输标准(DTMB)中给出的多码率LDPC码生成矩阵的特点,设计了一种串行输入串行输出基于流水线SRAA(Shift Register Adder Accumulator)结构的编码器,并同时适用于3种不同码率的LD-PC码。在Altera公司的EP3SL150型号FPGA平台上,整个设计最高时钟可达341.88MHz,简化了存储器设计结构,完全适合于DTMB标准调制器的开发。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

码率自适应原模图LDPC码的设计

无线通信信道的时变性,使得纠错编码必须具备码率自适应的功能。原模图低密度奇偶校验码（low density parity check code,LDPC）可通过删余和扩展实现码率自适应,并能解决传统LDPC码编码复杂度高的难题。将具有原模图结构的AR4JA码（accumulate repeat-4 jaggedaccumulate code）作为母码,提出“逐节点删余”算法,实现AR4JA码率从0.5～0.8的变化,利用矩阵扩展实现码率从0.5～0.25的降低。在加性高斯白噪声信道（additive white Gaussian noise,AWGN）下的仿真结果表明,在BER为10-6数量级处,结合删余和扩展方法构造的码率自适应AR4JA码并未出现错误地板。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.     

基于LDPC码校验节点度的分类修正最小和算法

为了减小低密度奇偶校验(low-density parity-check,LDPC)码的译码算法复杂度,提高译码性能,该文针对致信传播(belief propagation,BP)译码算法及其简化算法的分析,提出了一种基于校验节点度的分类修正最小和译码算法。该算法将最小和译码算法中校验节点输入外信息绝对值的最小值和次小值分类,并根据该节点的度计算与BP算法的偏移量,分别选择不同的阈值和修正因子对外信息进行补偿。仿真结果表明,该算法在高信噪比区域的译码性能高于BP算法,并且计算复杂度大大低于BP算法,是一种适用于各种校验节点度分布,而且是能较好兼顾性能与实现复杂度的译码算法。     

基于EG LDPC码的快速译码器的FPGA设计与实现

针对Euclidean Geometry(EG)-LDPC码码字的循环特性以及FWBF(fast weighted bit flipping)算法的算法结构设计高速LDPC译码器。具体实现方法如下:首先通过对RAM进行合理的划分,赋给不同的RAM相应的规则号和初始地址值保证数据的无冲突存取,然后通过向量化操作实现运算数据的高速存取。此外,校验式品质计算模块通过引入一种新型的树形搜索电路来降低该模块的功耗和延迟。最后,对EG255码采用5路并行模式,在Cyclone III EP3C120F780C7芯片上实现,信息吞吐量可达75.98Mbs,占用芯片逻辑资源不超过23%,RAM资源不超过4%。     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

IEEE802.11n的LDPC译码器中移位器的分析

对基于IEEE802.11n点的LDPC译码器中SRSN 移位器结构进行了改进,即在第二级加入了选择端”sel”用于实现双向移位功能。最后在并行度为81,normalized BP-Based译码算法,定点字长7bits优化的情况下对三QSN、SRSN以及改进的移位器进行了综合仿真,仿真表明,改进的移位器无论从在面积、功耗、时延,还是在占有硬件资源率方面几乎不增加的情况下,增加了支持双向移位功能,具有很强的灵活性。     

LDPC码ADMM惩罚译码器不同消息调度策略复杂度研究

目的 说明基于交替方向乘子法(Alternating Direction Method of Multipliers ,ADMM )的低密度校验(Low-Density Parity-Check ,LDPC )码惩罚译码方法分层调度策略的译码性能和译码速度优于洪水消息调度策略的原因.方法 比较LDPC码ADMM 惩罚译码方法洪水消息调度策略、水平分层消息调度策略和垂直分层消息调度策略的计算复杂度和存储复杂度.结果 ADMM 惩罚译码方法的3种消息调度策略的存储复杂度相同,但洪水调度策略的计算复杂度最高,2种分层调度策略的计算复杂度大致相同.结论 LDPC码ADMM 惩罚译码方法分层消息调度策略的译码性能和译码速度要明显优于洪水消息调度策略.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

一种新的WIMAX标准LDPC码的软判决译码算法

WIMAX标准下的LDPC码采用准循环编码方式,其译码多为和积(SP)译码算法。为了进一步降低译码复杂度,通过大量仿真分析获得最优乘性因子的值,并推导出近似线性公式,提出了一种改进型的归一化最小和(MNMS)算法。在此基础上,与校验节点匹配(CNM)算法相结合,进一步提高译码性能。仿真结果表明,这种新算法相比归一化最小和(NMS)算法、抵消最小和(OMS)算法、校验节点匹配(CNM)算法,其译码性能有明显改善,性能几乎接近和积(SP)译码算法。     

不确定离散系统的变速率滑模控制

针对一类不确定离散系统,提出了一种变速率滑模控制方案.通过使用变速率采样技术,设计了用于同时估计系统状态和干扰的混杂观测器,并据此发展了滑模控制器,确保取得准滑动模态的同时,消除了对不确定项的线性边界条件要求.仿真结果验证了所提方法的有效性.     

基于OFDM的数字电视地面广播的信道模型及信道状态信息的提取

优化设计数字电视地面广播系统，必须对数字电视地面广播信道有一个充分的认识。基于OFDM，建立了数字电视地面广播的一种信道模型，同时，基于OFDM系统中信道估计与均衡的结果。给出了提取信道状态信息的一种方法。