基于非晶氧化物TFTs的反相器设计

针对单极型非晶氧化物薄膜晶体管(TFT)逻辑电路存在较大功耗等问题,提出一个采用动态负载的三级架构反相器.该反相器基于Pseudo-CMOS(伪互补金属氧化物半导体)拓扑结构,采用由输出信号驱动的动态负载替代Pseudo-CMOS反相器中的二极管连接负载,使输入级的输入管与负载管驱动信号互补,实现反相器零静态电流,并弱化了功耗与摆幅的制约关系.基于TFT的电流公式,讨论了反相器中晶体管的宽长比对输出摆幅和功耗的影响,通过优化晶体管的宽长比进一步提高输出摆幅,降低电路功耗.在Silvaco软件中仿真验证结果表明:在相同的工艺条件下,与Pseudo-CMOS反相器相比,采用动态负载的三级架构反相器输出摆幅提高了13.13%,并显著降低了静态电流.     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

一种超声清洗电源频率跟踪技术

针对超声清洗过程中超声换能器谐振频率发生漂移的问题,设计了一种由D触发器、单片机、数字电位器和压控振荡器组成的频率跟踪系统。该系统利用单片机检测超声清洗电源负载的电压、电流的相位差,并通过数字电位器来改变压控振荡器的输出频率。与其它频率跟踪方法相比,该系统降低了程序编写的复杂性,电路简单且易于实现。     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

基于时钟控制技术的低功耗三值D触发器设计

提出一种低功耗的基于时钟控制技术的三值D触发器(CG-TDFF)。CG-TDFF通过在电路中嵌入时钟控制技术,在输入信号不发生改变时抑制时钟链以减少触发器内部节点的冗余跳变,从而有效地降低电路功耗。基于SMIC65 nm工艺的仿真结果表明,CG-TDFF具有正确的逻辑功能,低功耗特征明显,在开关活动性为10%时,功耗比参考电路下降最高达29.84%。     

一种实用的RS-232电平检测电路

给出了一个采用1.2 μm BiCMOS工艺设计的检测RS-232电平是否有效的电路.电路由施密特触发器、或非门单元以及经过改进设计的能够实现30 μs延迟的电容充放电回路组成.该电路结构简单,功能完善,能够将检测到的持续30 μs以上的无效信号在输出端以低电平输出,并作为使能信号给芯片内部,关断电荷泵和发送器,节省功耗.     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

新型高速低功耗CMOS动态比较器的特性分析

为了降低sigma-delta模数转换器功耗,针对应用于sigma-delta模数转换器环境的UMC 0.18 μm工艺,提出1种由参考电压产生电路、预放大器、锁存器以及用作输出采样器的动态锁存器组成的新型高速低功耗的CMOS预放大锁存比较器.该比较器中输出采样器由传输门和2个反相器组成,可在较大程度上减少该比较器的功耗.电路采用标准UMC 0.18 μm工艺进行HSPICE模拟.研究结果表明:该比较器在1.8 V电源电压下,分辨率为8位,在40 MHz的工作频率下,功耗仅为24.4 μW,约为同类比较器功耗的1/3.     

具有温度补偿功能的超功率保护电路设计

针对双极型线性稳压器中保护电路较多而引起的静态功耗和芯片面积过大的问题,提出一款具有温度补偿功能的超功率保护电路.为了降低系统静态功耗和减小芯片面积,利用过流保护电路和过压保护电路采样点相同这一特点,设计一款在不同情况进行有效切换且完成以上两种保护功能的电路模块;同时为了进一步降低系统的静态功耗和减小芯片面积,利用三极管阈值对温度敏感这一特性,在不增加任何器件的情况下,通过温度补偿使得该电路同时完成简单的过温保护功能.基于2μm 40VBipolar工艺,设计的超功率保护电路的静态功耗仅为传统设计的50%左右,面积仅为传统设计的40%左右.实验结果表明:该设计方案切实可行,电路工作状态良好.     

一种用于低压差稳压器的过流保护电路

提出了一种用于低压差稳压器的过流保护电路,该过流保护电路基于SMIC 180 nm CMOS工艺,采用1.8V供电电源,在不影响原有LDO功率管管压降的同时,提高了输出电流的采样精度,限制LDO功率管的最大输出电流及LDO输出电压过低时降低功率管的电流输出。达到过流限后,负载电流与功耗下降比成正相关,负载电流越大,整体功耗下降越多。随着负载电流的增加,至触发电流折返之前,功耗下降比由0%开始逐渐提高至20%～30%;电流开始折返后,功耗下降比由20%～30%开始逐渐提高至99%。在负载电流未达到电流折返的临界点时,LDO瞬态性能不受影响;在负载电流达到电流折返临界点时,输出电压下降约500 m V,但其余瞬态性能不受影响。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

一种基于互补型单电子晶体管D触发器设计

基于单电子晶体管(SET)的I-U特性和CMOS数字电路设计思想,提出了一类互补型SET逻辑门.在对由SET反相器构成的双稳态电路进行分析的基础上,提出了3种R-S触发器,最终得出了D触发器.通过选取1组SET参数,使触发器输入和输出高低电平接近于0.02 V和0,解决了电平匹配问题.SET的SPICE宏模型验证了设计的正确性.     

嵌入式静态随机存储器的低功耗设计

介绍了多种最新的嵌入式静态随机存储器低功耗设计技术。存储器的总功耗为动态功耗和静态功耗之和。动态功耗又分读周期功耗和写周期功耗。减少动态功耗的主要技术：（1）降低开关电容。（2）降低充放电电压摆幅等。减少静态功耗的主要技术是降低衬底电流和栅电流等。对多种低功耗技术做了分析和总结,并提出了改进意见。     

极低电源电压和极低功耗的亚阈值SRAM存储单元设计

提出一款可以工作在极低电源电压条件下,功耗极低的亚阈值SRAM存储单元.为使本设计在极低电源电压(200 mV)条件下依然能够保持足够的鲁棒性,采用差分读出方式和可配置的操作模式.为极大限度地降低电路功耗,采用自适应泄漏电流切断机制,该机制在不提高动态功耗与不增加性能损失的前提下,可同时降低动态操作(读/写操作)和静态操作时的泄漏电流.基于IBM 130 nm工艺,实现了一款256×32 bit大小的存储阵列.测试结果表明,该存储阵列可以在200 mV电源电压条件下正常工作,功耗(包括动态功耗和静态功耗)仅0.13μW,为常规六管存储单元功耗的1.16%.     

高效率、低功耗直流电压转换器芯片的设计与实现

提出了一种基于脉冲宽度调制(PWM)和脉冲频率调制(PFM)模式的高效率、低功耗直流电压转换器的设计方法.电路在负载电流大于60 mA时采用开关频率1 MHz的PWM工作模式,在负载电流小于60 mA时采用开关频率降低的PFM工作模式,实现了在0~250 mA负载电流变化范围内的高转换效率.当输出电压达到预计输出电压的102%时,电路自动进入待机状态,使得静态工作电流降低.芯片采用CSMC公司的0.5μm CMOS混合信号模型设计和流片.测试结果表明:该电路可实现PWM和PFM模式供电以及两种模式之间的平稳过渡,具有较好的负载和线路电压调整,其输出电压的误差小于±2%,最大静态工作电流小于15μA,最大转换效率达92.6%.     

用于TFT-LCD驱动的高效率高性能电荷泵设计

设计了一种用于TFT-LCD驱动的高效率高性能电荷泵.在分析了宽输入恒输出电荷泵原理的基础上,采用跟踪输入电压动态调整升压倍率的方法,克服了传统固定倍率电荷泵的效率随输入电压升高而大幅降低的缺点.提出了简单多倍率开关阵列及控制电路,采用了改进的三管复合开关减小静态功耗.电路用0.6μm BiCMOS工艺实现.测试表明:在输入电压2.7~5.5 V,工作频率250 kHz条件下,输出电压为5 V,满载电流为25 mA,平均效率提高了14%,最低效率提高了15%,静态电流为0.1 mA,负载调整率为0.014%mA-1.     

嵌入式系统CMOS电路节能设计

利用蒙特卡洛理论分析CMOS电路无时延和有时延电路平均功耗间的关系,估计时延功耗平均值,然后将电源电压转换时间设置为给定的常数,电源单体任务调度依据电压下降的顺序进行调整,减少了电源电压转换次数,从而降低动态能耗和电压转换过程中的能耗,并以此为依据设计了基于蒙特卡洛的嵌入式系统CMOS电路节能模型.实验结果表明,该模型可以有效降低嵌入式系统CMOS的电路能耗,获得理想的节能效果.     

NMOS管交叉耦合的能量回收电路设计

对NMOS(N-metal oxide semiconductor)管交叉耦合逻辑(NMOS-transistor cross coupling logic,NCCL)的能量回收电路进行了研究,PMOS(P-metal oxide semiconductor)管作为输入管来降低纳米CMOS工艺中栅氧化层上的漏电流以减小功耗;在此基础上实现了绝热JK触发器电路.在90nm CMOS BSIM3工艺模型下,用HSPICE对NCCL反相器及其JK触发器进行了模拟分析,结果表明NCCL反相器的工作频率可达到1GHz;与ECRL(efficient charge recovery logic)反相器相比,当负载电容、时钟频率和电源电压中某一参数变化时,NCCL的功耗都出现不同程度的降低;在相同的工作条件下NCCL JK触发器的功耗约为ECRL的50%.     

基于可控功耗的扫描分段测试结构

随着芯片尺寸进入微纳米级时代,集成电路测试过程中产生的功耗也越来越大,已经成为了芯片生产和测试的瓶颈。已有的研究主要是降低移位功耗或者捕获功耗,但是很少有方法能够同时降低这2个阶段的功耗,而且目前还没有针对捕获功耗可控性的研究。该文提出了一种基于可控功耗的扫描分段结构,该结构能够控制移位阶段和捕获阶段的功耗,并且只需增加很小的面积开销。同时还设计了一种高效的电路结构分析算法来检测触发器之间的依赖关系,以及一种能够直接降低同一时刻触发器跳变的扫描分段策略,这种策略通过不断的迭代分段组合来完成最优分组。该分段方法是第一个基于电路结构依赖和时钟树影响的功耗可控方法。实验表明,该结构在ISCAS89和IWLS2005基准电路测试中都有明显的效果。     

实现FPGA高效动态可重配置的触发器电路

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.