全数字锁相环高频感应加热系统的设计

为解决感应加热系统中频率跟踪的问题,使感应加热系统始终工作在最佳状态,提出一种新型的全数字锁相环(ADPLL)高频感应加热系统的设计方案.该方案是基于现场可编程门阵列,采用比例积分控制的方法.仿真结果表明,ADPLL能够及时有效地进行频率锁定,具有控制跟踪速度快、精度高、可调性强及捕获频带宽等优点.根据不同谐振频率的对象,可以通过调节1/N分频器的参数N,K模计数模块的参数K和积分模块的计数器n的位数,使得ADPLL工作处在最佳状态.     

应用于全数字锁相环的时间数字转换器设计

采用标准0.18 μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路（TDC）.针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围.该设计完成了RTL级建模、仿真、综合及布局布线等整个流程.仿真结果表明,该TDC电路工作正常,在1.8V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255 μm×265 μm.     

一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

智能模数控制型全数字锁相环的研究

由K模可逆计数器构成的传统数字锁相环可简单实现,但存在缩短捕获时间与减小同步误差之间的矛盾,而且获得的频带宽度较窄,因此设计了一种智能模数控制型全数字锁相环.其能够根据环路工作的不同阶段自动调整K值的大小,进而缩短捕获时间和减小同步误差.采用一个特殊的鉴频锁存器控制分频器的系数,能够调整环路的中心频率和扩宽频带宽度.     

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.     

数字正切锁相环及在移动信道中的性能分析

分析了一种不规取样的数字正切锁相环在移动信道中的统计性能，并模拟计算了用ＤＴＬ解调ＭＤＰＳＫ时的误码率与信道参数之间的关系，得出一些有用的结论。     

一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

基于数字锁相环控制的硅微陀螺仪驱动模态分析与实验

为了有效控制硅微陀螺仪的驱动模态,采用基于数字锁相环的相位控制方案对驱动信号振动频率进行跟踪控制.首先,分析了硅微陀螺仪驱动模态的特点,提出了一种数字锁相环控制驱动信号频率的方法;其次,阐述了基于锁相环的硅微陀螺仪驱动模态闭环控制原理,并分析了锁相环频率控制的稳定性;然后,对锁相环控制的驱动模态频率变化和跟踪情况进行了仿真,验证了驱动频率动态跟踪特性;最后,设计了一种基于锁相环的FPGA数字电路控制方案,并制作成实际电路,同时,对硅微陀螺仪驱动模态的开环谐振频率驱动和闭环频率驱动进行了对比实验.结果表明,当温度在-40～60℃内变化时,该控制方案能够保证驱动频率时刻跟踪驱动模态谐振频率的变化,且跟踪相对误差为2.5×10-5.     

一种快速响应锁相环的设计

本文提出了一种快速响应锁相环的设计,采用电压/周期转换器作为控制部件,可以在参考脉冲的两个周期内使环路达到锁定,并解决了PLL低频稳定问题.实验验证了方案的正确性.     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨 率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它 进行的详细分析。详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂散的方法。     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

关于同步器中锁相环的最优传递函数

本文给出了在加性随机噪声干扰下锁相环(PLL)对于非调制正弦波计算相位误差方差的最优闭环传递函数的表达式.这个问题在传统的锁相环理论中已作了广泛的讨论,不过这些讨论都是在平稳噪声干扰下作出的.然而工作在有平稳噪声干扰的脉冲调幅波下的同步器就不能作为平稳过程处理了.本文证明了在这种情况下根据传统PIL理论得到的最优传递函数并非最优,进一步在更带普遍性的噪声干扰下推导出了最优闭环传递函数,使之适用于绝大多数类型同步器。     

基于级联滤波锁相环的电网信号同步方法

针对电网故障条件下,传统SRF-PLL在进行电网信号同步时存在频率和相位信号检测误差较大的问题,提出了一种基于级联滤波锁相环的电网信号同步方法.在QT1-PLL中,利用级联滤波结构改善系统的滤波性能,并使系统的响应速度得到提升.在锁相环路内增加相位和幅值补偿环节以消除电网频率偏移对锁相结果的影响.仿真和实验结果表明:在电压信号发生20°的相位跳变和4Hz的频率跳变时,可以在1.5个电网周期内实现对频率和相位的准确检测;频率和相位超调量分别为0.5Hz和4°时,满足并网系统快速准确的要求,验证了所提理论的正确性和有效性.     

滑差电机锁相控制调速系统

本文讨论了建立在锁相环基础上的一种新颖的滑差电机调速系统.该系统采用具有驱动和制动两套励磁绕组的滑差电机,使系统具有较好的动态特性.本系统未采用通用的集成锁相环,而是单独设计了鉴频和鉴相环节,与一般锁相环调速系统相比,具有较高的稳定性,且控制方便.该系统能适用于冲击负载.     

误差分离双通道环路滤波器的分析与设计

在UHF和微波宽带锁相系统中，误差分离双通道环路滤波器对锁相系统的捕捉等性能，尤其是对获得低相位噪声特性起着极其重要的作用．本文介绍这种环路滤波器的工作原理、分析模型、主要特点、电路设计实例以及所获得的主要实验结果．     

锁相环频率合成器

阐述了锁相环的电路结构和工作原理,并给出一种由集成锁相环CC4046构成的频率合成器设计方案．     

改进型DSC的并网锁相环直流偏移消除方法

针对在SRF-PLL的控制内环中使用延迟信号消除(DSC)算子，放缓了动态行为问题，提出了一种用于电网同步的三相PLL中的快速直流偏移抑制方法.通过使用改进型DSC运算器(MDSC)方法，改进了传统的基于DSC的PLL的动态性能.该方法能够有效地克服系统带宽给直流偏移消除带来的影响，并使系统响应速度得到提升.另外基于MDSC的PLL在相位跳变和频率阶跃变化的调整时间也很小.所提方法的有效性通过仿真实验结果得到证实.