快速傅里叶变换的误差分析

分析了按时间抽取(DIT)基-2快速傅里叶变换(FFT)的误差,数据格式为二进制补码.给出了蝶形运算误差分析模型,利用FFT信号流图的特点,针对截断、舍入和收敛舍入3种量化方法,得到了准确的定点和块浮点两种FFT算法的均方误差上下限.最后给出了噪信比结果,并用Matlab对其进行了仿真,结果表明,块浮点FFT算法优于定点FFT算法,舍入和收敛舍入量化方法优于截断量化方法.     

超高速FFT处理器的研究

提出了在现场可编程门阵列(FPGA)上实现512点基-8快速傅里叶变换(FFT)算法的设计方案.方案采用了单芯片超高速的FFT处理器结构,满足了实时信号的处理要求.通过采用基-8算法、流水线结构以及32位的浮点数据,提高了FFT的运算速度并减少了FPGA内部的资源占用.本设计方案在100MHz的时钟下,完成了512点基-8 FFT运算需要,满足了高速数字信号处理的要求.     

基于多核架构适用于LTE标准的FFT算法研究与实现

基于多核架构提出了一种适用于长期演进技术(LTE)下行链路128～2048/1536点快速傅里叶变换(FFT)计算的算法,并进行了仿真.利用多核结构将FFT算法进行并行划分,采用流水线并行和数据并行的结构,减少运行时间.同时将该算法基于一块使用TSMC 65nm工艺制成的多核芯片上实现,在750MHz的工作频率下,计算128～2048/1536点FFT的芯片实测功耗为282～366mW,能量效率为每点35.4～84.33nJ.与其他设计相比,运行速度最多能提高近6倍,计算大点数FFT时,能量效率可提高约20%.     

使用Winograd算法实现不规则长度DFT——在多载波调制系统(OFDM)中不规则长度FIF的一种实现方法

本文结合FFT在多载波调制系统(OFDM)中的应用,介绍了改进大素数Winograd FFT算法,并通过与传统Winograd FFI、DFI的性能比较,论述了本算法的研究意义;介绍了二维卷积算法Agarwal-Cooley、包括中国余数定理、小点数的Winograd卷积算法和克罗内克积;在介绍算法的同时穿插11点FFI的推导,先计算2点和5点Winograd卷积,之后得到10点卷积,最后得出11点FFT.     

全流水FFT处理器的VLSI设计与实现

提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统.     

一种快速FFT处理器的地址生成方法

研究一种适用于VLSI设计的高速、低功耗快速傅里叶变换(FFT)处理器中操作数与旋转因子的地址快速生成方法.通过引入r进制数(r＝2,4,8,...)的概念对离散傅里叶变换(DFT)算法进行重新推导,并利用r进制数的运算规则得出了一种新的基r数的固定点与可变点长Cooley-Tukey FFT算法的地址快速生成方法.该方法还进一步减少了旋转因子的读取次数,并对可变点长FFT处理器中旋转因子的存储容量进行了压缩.     

快速傅里叶变换(FFT)的ASIC实现及现场可编辑门阵列(FPGA)验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(field programmable gate array)上进行原型验证。采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1 320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50 MHz时,完成1 024点FFT仅用了26.2μs。     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。     

使用Winograd算法实现不规则长度DFT——在多载波调制系统（OFDM）中不规则长度FFT的一种实现方法

本文结合FFT在多载波调制系统（OFDM）中的应用，介绍了改进大素数Winograd FFT算法，并通过与传统Winograd FFT、DFT的性能比较，论述了本算法的研究意义；介绍了二维卷积算法Agarwal—Cooley、包括中国余数定理、小点数的Winograd卷积算法和克罗内克积；在介绍算法的同时穿插11点FFT的推导，先计算2点和5点Winograd卷积，之后得到10点卷积，最后得出11点FFT。     

一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform, FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程，完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit, ASIC)设计。传统FFT算法受序列完整性的制约，时滞较大，无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法，克服了传统FFT对序列完整性的依赖，设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间，以基16蝶形运算器为核心，采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量，减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比，信噪比(signal-to-noise ratio, SNR)大于130 dB。在TSMC 28 nm的工艺下，工作主频为600 MHz,面积为1 980μm×2 060μm。     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

一种基于FPGA+ARM的高速电力谐波检测仪硬件的设计与实现

介绍了一种结合FPGA硬逻辑的高速数据处理能力和ARM的高效数字功能扩展能力,实现实时高速电力谐波检测的"FPGA+ARM"硬件新构架.这种新架构采用复用逻辑及流水线技术在FleA上实现了A/D采样控制、加窗、FFT及模平方等运算.采用uClinux为操作平台在ARM处理器完成对FPGA的现场配置、数据通信处理及人机交互接口等功能.实际应用表明,这种架构可较好地解决电力谐波检测中的"实时性与精确度的矛盾".     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.     

定点FFT在TS201上的高效实现

针对美国模拟器件公司(ADI)推出的ADSP-TS201内部的DRAM存储器不适合标准结构快速傅里叶变换(FFT)对随机读写存储器要求的问题,采用SingLeton结构FFT,并给出了采用该结构FFT的程序流程,选择TS201内部适合定点FFT实现的汇编指令,通过合理安排指令并行和软件流水,在TS201上对定点FFT进行了高效实现.实例验证结果表明,完成32 K点FFT只需要0.46 ms,可用于GPS系统P码直捕的快速实现.     

二维FFT在GPU上的并行实现

FFT算法是高度并行的分治算法,因此适合在GPU（Graphics Processing Unit,图形处理器）的CUDA（Compure Unified Device Architecture,计算统一设备体系结构）构架上实现．阐述了GPU用于通用计算的原理和方法,并在Geforce8800GT平台上完成了二维卷积FfTr的运算实验．实验结果表明,随着图像尺寸的增加,CPU和GPU上的运算量和运算时间大幅度增加,GPU上运算的速度提高倍数也随之增加,平均提升20倍左右．     

一种雷达信号侦察处理器的设计与实现

研究一种基于FFT/IFFT、全FPGA实现、环形结构的电子战数字接收机信号处理器.该处理器由4片FPGA分别实现高速数据传输接口、FFT/IFFT运算及信号的时/频域检测,FPGA以分布式、多总线、并行、流水方式工作.可检测最多4个同时到达的脉冲雷达信号的载波频率及脉冲描述字等参数,当采用256 K(1 K=1024)点的FFT变换3、2 K点的IFFT变换时,检测出4个信号的典型用时约20 ms.由一块板卡完成了数据的接收、运算和时频域信号检测等工作.     

直接序列扩频信号快速捕获

提出一种新的基于频域并行搜捕法的改进型快捕电路结构.该结构利用设计复用技术实现FFT单元和IFFT单元的复用;通过软件计算本地伪码FFT,并将其结果存储在ROM中,使硬件规模大幅减少;采用并行设计提高系统的运算速度;采用块浮点算法提高动态范围和运算精度.整个快捕电路由一块FPGA XC2V3000-5实现,工作时钟为29 ns,精度为1/4码片情况下,伪码捕获仅需4.145 ms.仿真和测试结果验证了设计的正确性.