一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.     

一种高速14/16双模相位开关预分频器

分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN 802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC 0.18μm CMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8 V电源电压下它的正常分频范围高达1.46~6 GHz.当输入频率为6 GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70 dBc/Hz@10 kHz和-118.36 dBc/Hz@10 kHz.     

应用于K波段分数分频频率综合器的多模分频器设计与优化

基于TSMC 90 nm CMOS工艺设计一款多模分频器,可以实现的分频比的范围为32~39.详细介绍了多模分频器的各部分模块,包括双模预定标器、S计数器和P计数器,分析并且讨论了P计数器加入与不加入重新定时电路的时序图.本文设计的分频器应用于K波段高速分数分频频率综合器.测试结果表明应用改进后的多模分频器,频率综合器的带内噪声可以优化15 dB,频偏10 kHz和频偏1 kHz的相位噪声可达到81.30 dBc/Hz和72.44 dBc/Hz.      

2.4 GHz频率合成器可编程分频器设计与实现

介绍了一种应用于802．11b的频率合成器中的可编程分频器．采用级联的异步2分频电路配合相位开关技术,消除了在2．4GHz的高频下分频比改变时产生的毛刺．通过检查初始相位特征信号,解决了由相位开关技术产生的初始相位不确定性问题．仿真结果表明,电路具有很好的稳定性,解决了频率合成器的速度瓶颈;把预分频器调节到合适的直流电平上,可以降低整个电路的功耗．另外,这种除法器有较大的分频比范围,能够应用于不同的设计。     

100MHz数字频率计的设计

100MHz数字频率计用VHDL语言编程设计,主要由五个模块组成,分别是测频控制信号发生器、十进制计数器、32位锁存器、分频器、动态扫描译码驱动器模块五部分构成。选用分频器将工作时钟分频后,用测频器测频,将被测频率信号经脉冲整形电路后作为计数器的计数脉冲,加入计数器的输入端,测量一定闸门时间内被测信号的脉冲个数,并将其计数值锁存进锁存器中,最后通过动态扫描译码器读出数值,该频率计精度高,可用于频率测量、机械转速测量等领域。     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

无线局域网射频前端VCO及高速双模预分频器设计

论述了一种应用于802．11a无线局域网射频前端高速频率合成器中两个关键模块的设计：负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0．18pmCMOS工艺,1．8V电压下进行仿真,VCO仿真偏离4．5GHz中心频率500kHz时,相位噪声为—119dBc／Hz,VCO调谐范围为15％。除8／9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3．9mA。     

一种新型级联ΣΔ调制器系统结构

针对传统高阶级联ΣΔ调制器结构电路复杂和对运算放大器的增益和线性度要求较高的缺点,提出了一种新型的2-3两级5阶多位量化器级联ΣΔ调制器系统结构.该结构的第1级采用2阶多位量化器的低失真ΣΔ调制器结构,减小了运算放大器的非线性有限增益对调制器性能的影响.第2级采用信号传递函数等于单位增益的单环3阶ΣΔ调制器,而不是传统级联结构中1阶或2阶ΣΔ调制器,降低了电路的复杂程度.系统仿真结果表明：在最大增益为70 dB的非线性运算放大器增益、±0.2%的随机数模转换误差的非理想条件下,该调制器的最大信号噪声失真比能够达到95 dB.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.