一种基于功能复用的容错扫描链电路结构

由于软错误已经成为影响芯片可靠性的主导原因,文章提出一种容忍软错误的高可靠BIST结构——TMR-CBILBO。通过构建三模冗余的容错扫描链电路结构,在触发器输出端插入表决器,可有效地防护单事件翻转,容忍瞬态故障引发的软错误。以多输入特征寄存器的功能复用为切入点,有效地降低容错设计的面积开销。在UMC 0.18μm工艺下针对ISCAS 89基准电路的实验结果表明,TMR-CBILBO的软错误率下降95.56%～98.21%,面积开销为71.68%～84.21%,性能开销为1.75%～4.39%。     

基于CVSL结构的组合逻辑选择性加固方案

随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。     

面向媒体处理可重构系统中数据缓存结构和缓存管理策略优化

研究并提出了一种基于二维访问机制的数据缓存结构(2D Cache)及其更新管理策略.该缓存结构可以在控制硬件存储开销的同时,有效提升可重构系统的数据访存效率.实验结果表明,仅需4 KB的数据缓存开销,可重构系统的访存性能提升了29.16%~35.65%,并且对于不同标准的媒体处理算法都能获得较好的优化效果,具有很好的适应性.芯片实测结果表明,采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p@30fps的实时解码需求,与国际同类架构相比,性能提高了1.8倍以上.     

一种面向三维微处理器的新型片上网络拓扑

利用三维集成电路中硅通孔具有延迟短、功耗低的特性,针对10层以上硅片堆叠的三维片上网络,设计了一种新的拓扑结构3DE Mesh,并通过实验数据的分析,验证了3DE Mesh的性能和可扩展性.结果表明,3DE Mesh的性能和可扩展性均满足10层以上硅片堆叠的三维集成电路的要求.     

基于模拟退火的三维集成电路水冷散热网络优化算法

三维集成电路(3D-IC)通过在垂直方向堆叠多层芯片有效提高了芯片的性能和集成度.然而,过高的功率密度和温度成为3D-IC集成度提高的最大障碍.水冷散热技术将冷却液注入两层芯片间的沟道有效解决了3D-IC的散热问题,同时也带来了过高温度梯度的问题以及对散热功耗,芯片可靠性的要求.本文提出一种在有硅穿孔限制下的基于模拟退火的沟道网络优化算法,算法基于温度仿真,对散热沟道进行放置与填充操作,设计出的沟道网络可以有效降低散热功率和温度梯度.实验中,与传统的均匀直沟道的设计方法相比,我们的方法可以在相同最高温和温度梯度限制条件下,降低散热功率达67.0%.     

一种新的基于缓存的WLAN快速切换方案

通过分析移动终端切换的过程和现有的改进方案,提出了一种新的快速切换方案——基于分片Cache更新的WLAN快速切换方案.该改进方案由基于动态域值的Cache更新策略、AP负载均衡策略和分片信道扫描的Cache更新策略组成.实验表明:该方案有效的避免了移动终端在静止和AP信号较好的条件下的Cache更新;在保证Cache及时更新的同时降低每次更新Cache的开销且又能有效减小切换时延,同时在AP选择时很好的考虑了AP的负载均衡.因此该方案能够显著得提高移动终端在AP间切换得性能.     

一种高速缓冲存储器的可综合伪随机功能验证方法

针对微处理器的高速缓冲存储器（Cache）,提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误.     

一种应用于RAKE接收机的高效率多径搜索器的设计与实现

提出了一种低复杂度、低硬件开销的多径搜索器结构.利用扰码匹配滤波器和峰值检测方法完成初步的多径搜索;引入一种假径搜索方法来代替非相干多帧平均的方法,提高了多径搜索的正确性,同时避免了采用大量存储单元.仿真结果表明:在给定的瑞利多径衰落信道条件和信号能量比条件下,该多径搜索器可以将搜索错误率保持在15%以下,较2帧的非相干多径搜索器,错误率减小5%,同时面积减少31.19%;较4帧的非相干多径搜索器,错误率减小1%,同时面积减少58.42%.     

优化芯片面积的标准单元库改进

以深亚微CSMC M5324工艺对标准单元建库流程进行系统研究,确立一个性能好、面积相对较小的C~2MOS结构D寄存器,对其进行原理图设计优化、棍棒图绘制、版图设计验证、单元表征和LEF文件提取等操作.LED驱动控制芯片使用自行改进的C~2MOS结构D寄存器,与使用CSMC提供的标准D寄存器相比,整个芯片Core面积减少8.1%,进行MPW验证,工作正常,性能达到要求.     

一种三维多层1TxR阻变存储器设计

提出一种适用于未来高密度应用的三维多层可堆叠1TxR阻变存储器设计.采用新型的多个存储电阻共享一个选通管的存储单元,选通管制作在硅片表面与标准逻辑工艺兼容,存储电阻堆叠在不同的互连金属层之间,构成三维存储结构.在0.13μm工艺下,以一个使用8层金属堆叠的1TxR（x=64）结构为例,其存储密度比传统的单层1T1R结构...     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

针对顺序数据访问应用的分离式数据缓存器设计

高速缓存器技术可以有效地弥补处理器和内存之间的速度差异;但是随着待处理的数据规模的增大,顺序数据访问越来越多,当前的高速缓存器在面临这类没有太多时间局部性,会造成大量高速缓存器污染的顺序数据时并不是很有效。为解决这一问题,提出了分离式顺序数据缓存器（SSDC）,可以通过顺序数据流检测器动态检测出来的顺序数据访问并将其存入专用缓存器,以减少顺序数据造成的主缓存器污染,并且由于子缓存器采用顺序数据预取技术和写不分配策略,可以有效地降低缓存器的失效率。实验结果表明SSDC能够有效地降低顺序应用的失效率,并且在带宽使用等方面具有优势。另外,SPEC2000Int的评测也表明SSDC对非顺序应用的性能没有负面影响。     

可缩放计算系统的Cache一致性评述与研究

可缩放性是高度并行的多处理机系统的设计目标之一．为此，需要解决Ｃａｃｈｅ一致性问题，使共享数据在各处理机的Ｃａｃｈｅ中保持一致．文中分析了几种常见的Ｃａｃｈｅ一致性方案，认为分布式目录表法和基于软件的方法适用于可缩放多处理机系统．     

Register reallocation for soft error reduction

Subsequently to the problem of performance and energy overhead, the reliability problem of the system caused by soft error has become a growing concern. Since register file（RF） is the hottest component in processor, if not well protected, soft errors occurring in it will do harm to the system reliability greatly. In order to reduce soft error occurrence rate of register file, this paper presents a method to reallocate the register based on the fact that different live variables have different contribution to the register file vulnerability（RFV）. Our experimental results on benchmarks from MiBench suite indicate that our method can significantly enhance the reliability.     

不同钢丝堆积态下悬索桥主缆除湿性能

主缆除湿系统是悬索桥主缆在设计过程中的重要环节,直接影响主缆在工作中的服役寿命.针对主缆实际形貌特点,基于计算流体动力学(computational fluid dynamics,CFD)数值计算方法,系统研究了主缆内不同钢丝堆积态对主缆内部空气流动特性的影响,并通过南沙大桥(虎门二桥)实桥试验对数值计算结果进行验证.结果表明:通过数值模拟得到均一态的压降和试验实测压降的相对误差低于5％,表明所建立模型的准确性.松散态结构的存在会有效改变缆内横截面上的速度分布,在0.03倍直径处双堆积态下各个孔隙率下的速度增加率达到最大值,相较于单一堆积态缆内速度增加了12.9％;松散态堆积结构的松散程度对缆内的湍动能影响不明显,但是相比均一态堆积结构,双态堆积结构会使缆内的湍流变化更剧烈,湍动能峰值更大;不同孔隙率对于缆内内部的压降分布的影响不明显,相对于均一态在孔隙率为21.5时的双堆积态下最大压降仅减小了26 Pa.     

自适应倾斜面元叠加

叠加处理是提高地震资料信噪比的主要手段。动校正处理限制了野外观测系统覆盖次数的增大，从而影响了现有的共中心点（ＣＭＰ）水平叠加方法的去噪能力。文中提出的自适应面元（ＡＤＡ）叠加法以面元估计代替点估计，等效地增大覆盖次数，提高了资料的信噪比；自适应地选择面无方向，对资料的剩余动、静校正误差进行补偿；对间断点处进行非线性处理，保持资料的横向分辨率。理论数据和实际数据的实验结果表明，ＡＤＡ叠加可得到很好的改进效果。     

CMOS-DRAM的性能和设计

本文对近期发展起来的ＣＭＯＳ－ＤＲＡＭ的设计方案和性能优点进行了全面的分析。做在Ｎ阱内的单元阵列在抗α软失效方面有很大的好处。利用ＣＭＯＳ的特点使外围电路静态化既可以简化电路，又能提高电路速度和可靠性。对Ｓ／Ｒ放大器，时钟电路和行译码器等关键电路进行了较详细的分析，显示出ＣＭＯＳ－ＤＲＡＭ比ＮＭＯＳ－ＤＲＡＭ的优越性。     

基于快速区域卷积神经网络识别变形仪表图像的二次矫正方法

为解决工业中摄像头在俯视、仰视等角度拍摄仪表时导致表盘变形影响读数的问题,提出一种基于Faster R-CNN识别变形仪表图像的二次矫正方法。利用ResNeXt50作为Faster R-CNN的主干网络,结合特征金字塔FPN(Feature Pyramid Network)生成特征层,并融合SENet(Squeeze and Excitation Networks)模块将仪表特征更为突出,便于定位仪表区域并裁减,再由Harris角点检测找到表盘的四个顶点;利用二次矫正方法对变形仪表还原成正视角度仪表;最后计算示数。实验结果表明：该方法使得mAP值由基本模型的75.51%提升至94.45%,且仪表在变形情况下,仍能得到比较好的读数结果,误差率为0.83%。     

使用软判决反馈的迭代信道估计方法在CDMA系统中研究

首先介绍了基于CDMA2000系统中Rake接收机的信道估计方法，然后将Turbo原理引入信道估计，针对CDMA系统提出了2种迭代信道估计方法，通过使用Rake接收机或解码之后的软信息来改善整个CDMA系统的性能，对CDMA系统中联合运用信道估计与解码技术进行了研究，由于联合信道估计与解码技术可以利用通道系统不同模块之间的“软信息”交换，从而有效提高信道估计准确程度和解码器的性能，仿真结果表明，利用解码之后的软信息来修正信道估计的方法较传统的Rake接收机中的信道估计方法性能有较大改善，在误码率为10^-3左右时，可以提高大约2dB。