高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系．通过合理的假设，利用自相关和功率谱密度的关系，推导出了信噪比与抖动和噪声的数学公式．并建立仿真模型，验证该公式．结果表明，在输入信号频率比较高的时候，信噪比以20dB／倍频下降，时钟抖动决定了20dB／倍频下降的起始位置．     

高速高精度模数转换器的数字后台校准算法

研究了模数转换器(ADC)的数字后台校准技术,提出了一种针对2.5 b/级高速高精度流水线ADC的数字后台校准算法.在2.5b/级电容翻转式余量增益电路(MDAC)中注入与输入信号相关的抖动信号,提取MDAC中由于电容失配和放大器增益有限性造成的非线性误差,并在最终的数字输出端对这些误差进行校准.文中提出的数字后台校准算法具有电路实现简单、不中断ADC正常工作、适合高速高精度流水线ADC等优点,能有效地降低电容失配和放大器有限增益等非理想因素对流水线ADC精度的影响.仿真结果表明,经校准后的ADC信号噪声失真比可从63.3dB提高到78.7dB,无杂散动态范围由63.9 dB提高到91.8 dB.     

高速数据采集系统中的孔径抖动

研究高速数据采集系统中的孔径抖动对系统信噪比的影响．通过对高速ADC采样保持电路的结构与时域响应的描述，对孔径抖动的成因以及孔径抖动误差与输入信号频率的关系进行了分析，并在此基础上对孔径抖动对数据采集系统信噪比的影响进行了分析与计算仿真．结果表明，孔径抖动引起的孔径误差随着高速数据采集系统输入信号频率的升高而增大，由此将引起系统信噪比曲下降．因此在系统设计中，ADC的孔径抖动及其它可能引入孔径抖动的因素都应给予充分考虑．     

基于MATLAB的ΣΔ调制器的比较与研究

在数字产品日益增长的今天,ΣΔADC的角色越来越重要,其充分利用现代VLSI高速、高集成度的优点,已经是现代实现高精度转换器的主流方向。基于MATLAB对同阶级联结构的ΣΔ调制器进行了仿真与比较,研究结果表明2-2及2-1-1结构的ΣΔ调制器,虽然阶数相同,传递函数相同,但是2-1-1结构的量化信噪比比2-2结构的量化信噪比要小。     

逐次逼近型模数转换器研究进展

逐次逼近型模数转换器(successive approximation register analog-to-digital converter, SAR ADC)已占据中等速度和精度ADC的主要市场,其采样频率可达5 MHz,分辨率通常为8～16位。在保持其低功耗的固有优势下,SAR ADC设计面临更高速和更高精度的挑战。本文概述近年来逐次逼近型模数转换器的研究现状和先进技术,对电容阵列开关切换技术、比较器和校准方法进行归纳与讨论;对比了结合不同开关策略的电容阵列DAC性能;提出了适用于不同场景的比较器结构;对高速度、高精度、低功耗的SAR ADC研究进行了展望。     

高速交替/并行数据采集系统时钟研究

研究了交替/并行数据采集系统中采样时钟抖动、采样时钟偏差、高速ADC量化误差与采集系统信噪比的关系.通过对采样数据的一级近似以及合理的假设,推导出了信噪比的数学表达式.用建立的仿真模型验证了数学表达式.结果表明,在输入信号频率较高时,信噪比以20 dB/10倍频下降,时钟抖动等效均方值决定了20 dB/10倍频下降的起始位置.     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

基于C8051F021的锂电池能量均衡双路16位PWM的实现

利用C8051F021单片机8通道12位ADC转换器,对采样信号进行转换和比较,同时使用ADC0的窗口检测器实现实测值超范围保护,并将ADC0各个通道转换的结果成批次地送PCA0形成多路16位的PWM信号,给出了实现双路输出信号的情况。由于ADC0是12位的,在程序中对PCA0的值进行了修正,以实现频率可设定的PWM控制信号输出,PWM信号在聚合物锂离子电池单体能量均衡电路中得到应用。     

提高ADC精度方法

为满足低成本实现高速、高精度模数转换器(ADC: Analog鄄to鄄Digital Converter)的要求, 提出了一种以低位数ADC 实现高位数ADC 的方法。该方法采用单片机比较器作为1 位ADC, 在被测信号上叠加一个扰动信号, 经过多次模数转换并累加, 达到多位高精度ADC 的效果。实验结果验证了该设计电路的合理性和正确性,实现了低成本ADC 在高精度测量中的应用。     

利用ADC输出码密度测量时钟抖动的仿真研究

在已有的利用ADC采样研究时钟抖动基本模型的基础上，提出了利用ADC的输出码密度测量时钟抖动的修正模型。考虑了量化噪声的影响，利用信噪比关系，根据修正模型导出了最佳性能公式。最后通过MATLAB对这个修正模型进行了仿真验证，并指出可以利用修正模型对实际测量结果进行修正。     

The design of adaptive sigma-delta A/D converter

The signal to noise ratio （SNR） of conventional sigma delta analog to digital converter （∑△ADC） reduces with input signal strength. The existing concept of adaptive quantization is applied to the design of ∑△ADC to improve SNR with high dynamic range. An adaptive algorithm and its circuit implementation is proposed. Because of the error due to the circuit implementation, an error self-calibration circuit is also designed. Simulation results indicate that SNR can he nearly independent of the signal strength.     

Anti-saturation block adaptive quantization algorithm for SAR raw data compression over the whole set of saturation degrees

In order to improve the performance of block adaptive quantization (BAQ) when the output of the analog to digital converter (ADC) is saturated, this paper proposes an anti-saturation BAQ algorithm. First, the concept of the standard deviation of the output signal (SDOS) of the ADC is proposed. Also, unlike traditional normalization processing, SDOS is used and the mapping between SDOS and the average signal magnitude is deduced. Second, the saturation term is introduced to the Lloyd–Max quantizer and an optimal non-uniform scalar quantizer for saturated SAR raw data quantization is proposed. After this, the implementation scheme for the proposed algorithm using an FPGA is analyzed in detail. Third, the relationships among the saturation degree of the signal, the peak-topeak value of the ADC, standard deviation of the input and output signal of the ADC and the average signal magnitude are deduced. Based on these relationships, a power compensation decoder is designed for encoding. Numerical experiment results based on ERS-1 and the simulated data show that the performance of the proposed algorithm is better than that of BAQ.     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

喂毛机电子称重变送器的研制

为了提高喂毛机的喂入均匀性和喂毛电子称的称重精度，研制了一种用于喂毛机的电子称重变送器．采用了16位模／数转换芯片AD7705，AD7705由精减指令集微控制器AT90S1200控制．为了消除工业现场的干扰，在AD芯片自带数字滤波的基础上，微处理器要对称重信号进行软件滤波．变送器与主机之间传送数字信号，采用光电偶合器隔离．采用先进的数模转换芯片，合理的电路拓扑设计和数字滤波技术，有效地提高了称重信号的精确性和稳定性．     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

5位1.5GHz采样频率的Flash ADC的设计及数字后台校正实现

基于TSMC 0.18μm工艺设计了一个单通道5位,1.5GHz Flash模数转换器(ADC),该ADC通过改进跟踪保持电路和采用动态比较器结构实现了数据的高速转换.仿真结果表明,当输入信号达到奈奎斯特频率时,信号与噪声加谐波失真比(SNDR)为24.04dB,无杂散动态范围(SFDR)为29.97dB.为进一步提高此ADC的性能,消除非线性,基于Volterra级数搭建了数字后台校正模型.对比仿真结果,校正后谐波明显下降,SNDR提高了4.91dB,SFDR提高了6.94dB,有效位数提高了约0.82位.     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

软件无线电的新进展

针对软件无线电在军用及民用等方面有着极为广阔的应用前景，阐述了软件无线电的开放式总线结构、高性能的互连结构、高速DSP、宽带模数转换器(ADC)、数字下变频器(DDC)等关键技术，介绍了软件无线电的工业标准(MMITS)，2l世纪国防远景展望及软件协议，并总结了近几年来在体系结构、器件和技术标准等方面所取得的一些新进展。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

基于分数阶傅里叶变换的量化噪声抑制方法

针对A/D转换器在采样和量化过程中产生的量化噪声问题,提出一种基于分数阶傅里叶变换的量化噪声抑制方法.利用经典量化器的统计特性,分析出量化噪声在分数阶傅里叶域具有白噪声特性,利用过采样和分数阶傅里叶域数字滤波方法对输入信号的量化噪声进行抑制,提高信号质量.理论推导和仿真结果表明,该方法能够有效抑制量化噪声,提高A/D转换器的输出信噪比,而且针对线性调频等信号的量化噪声抑制效果优于传统傅里叶域的方法.