采用OHNN和M-LFSR的字序列密码加密方案

结合反馈型离散Hopfield神经网络(HNN)和改进型的线性反馈移位寄存器(M-LFSR)的优点,提出基于OHNN和M-LFSR的字序列密码.该方案利用离散Hopfield神经网络的混沌吸引子对改进型线性反馈移位寄存器的非线性选择输出,实现加密.安全性分析与仿真验证表明:该算法构造的伪随机序列具有良好的随机性、复杂度等特点,满足密码学的要求.     

基于等效电路模型的频变互连线网络并行仿真技术 

摘要：
针对超大规模集成电路中复杂互连线网络的快速仿真需求,提出并实现了含频变分布参数互连线网络的并行仿真技术.建立频变互连线的等效传输线模型,并借助多端口等效模型将互连线部分与其他电路单元相分离,实现互连线仿真的并行化.互连线采用时域有限差分方法求解,而除去互连线的其他电路则在集成电路模型程序（SPICE）中进行仿真,两者在同一时间步内交换数据.基于该技术开发出并行仿真软件FdSPICE.数值实验证明,该软件计算精度较高,可有效提高复杂互连线网络的仿真效率.
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关键词：
互连线; 频变参数; 并行仿真; 时域有限差分
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中图分类号： TN 47
文献标志码： A
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 XIE De fu,TANG Min,MA Li zhuang,MAO Jun fa
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Abstract：     

水下分散自重构机器人取样模块的设计

摘要：
针对水下分散自重构机器人工程样机取样模块的结构特点,设计了一种与水下自重构机器人工程样机配套使用的新型抓斗式取样模块,介绍了其工作与控制原理和搭载方式,并研究了取样模块工作时的受力情况.结果表明,所设计的取样模块具有较好的可靠性. 关键词：
水下自重构; 水下取样器; 抓斗式; 取样模块 中图分类号： TP 24
文献标志码： A     

一类带时滞的非线性抛物方程理论分析

摘要：
以图像处理中的去噪问题为背景,研究了一类带时滞和非局部项的非线性抛物方程初边值问题.利用能量估计、不动点定理理论等分析方法,建立了一类带时滞和非局部项的非线性抛物方程初边值问题弱解的存在性、惟一性和稳定性.对该问题的适定性特别是稳定性的讨论,将有利于进一步对图像进行数值模拟.
关键词：
非线性抛物方程; 时滞; 非局部项; 适定性; 图像处理
中图分类号： O 175.29
文献标志码： A     

基于模型迁移的磨矿过程混合蛙跳算法-小波神经网络软测量建模及重构

摘要：
以磨矿过程的关键工艺指标(磨矿粒度和磨机排矿速率)为预测对象,提出一种基于小波神经网络（WNN）的自适应软测量建模方法.通过对磨矿过程工艺的分析,选取了软测量模型的辅助变量,利用混合蛙跳算法(SFLA)对WNN软测量模型的结构参数(小波函数伸缩因子、平移因子和网络连接权重)进行优化,实现软测量模型输入输出变量之间的非线性映射;并采用模型迁移思想及输入输出修正规划方法实现软测量模型的重构,以解决输入矿石品位改变这一动态工况下的模型自适应校正问题.仿真结果表明,所提出的模型能够显著提高磨矿过程中经济技术指标预测的精度和鲁棒性,满足磨矿生产过程的实时控制要求.
关键词：
磨矿过程; 软测量; 小波神经网络; 混合蛙跳算法; 模型迁移
中图分类号： TK 232
文献标志码： A     

采用数据驱动机制的多核处理器

摘要：
针对当前工艺条件下多核处理器存在程序并行性不足的问题,设计了一种采用数据驱动机制、支持函数语言风格编程的多核处理器,包括通用处理器核、数据驱动模块和片内路由器.其中：通用处理器核用于执行常规程序;数据驱动模块用于检测数据的完备性;片内路由器则可提供处理器核之间及簇之间的通信.实验结果表明,所设计的多核处理器能够支持C语言“函数式语言”风格的编程模板.每个C代码段执行纯函数的操作,消除了函数间的共享变量,使得并行编程的复杂度有所降低.同时,所采用的数据驱动机制没有执行顺序的严格限制,充分挖掘了算法潜在的并行性.经测试,数据驱动多核处理器的加速比随着计算资源的增加而增大,从而验证了数据流计算机的加速倍数随处理器数目增加而线性增长的结论.
关键词：
数据驱动; 并行编程模型; 数据流机; 多核处理器
中图分类号： TP 338
文献标志码： A     

用于虚拟可重构结构的随机数产生算法研究

为了提高虚拟可重构结构中演化算法的性能,研究随机数质量对算法收敛速度的影响.对比测试了四种不同的随机数产生方法:线性反馈移位寄存器、多重线性反馈移位寄存器、细胞自动机和多重细胞自动机.通过演化2-bit乘法器、2-bit加法器和4-bit奇偶校验函数,对比了4种随机数产生算法的性能.实验结果表明,LFSR算法的性能在演化成功率、演化速度上优于其他随机数产生算法.     

线性反馈移位寄存器在射频识别技术中的应用

给出了一种将线性反馈移位寄存器应用于射频识别系统中的设想.由于线性序列的伪随机性特点,这种将线性反馈移位寄存器应用于射频识别系统中的技术大大提高了系统的效率和保密性;移位寄存器和电可擦除随机存储器(EEPROM)作为控制单元,提高了系统的响应速度;以铁电存储器(FRAM)作为存储单元,降低了读写的响应时间和系统功耗.     

开口试验段优化设计数值模拟

摘要：
为提高某低速风洞开口试验段流场品质,采用计算流体力学方法,结合适当的边界条件,对不同设计方案进行了模拟.数值模拟结果显示：采用集气扩散段能有效提高开口试验段流场均匀性;在试验段入口前加装蜂窝器和阻尼网,对提高试验段流场均匀性和方向场、降低湍流度有重要作用.对试验段尺寸与收集器设计的进一步研究表明,延长试验段前入口区长度、增大试验段口径、改变集气扩散段位置与尺寸都能够有效提高模型区流场品质.通过比较,得出了较为合理的匹配参数,流场指标达到了设计要求.
关键词：
低速; 风洞; 开口试验段; 流场特性; 数值模拟; 优化设计
中图分类号： V 211.3
文献标志码： A     

致密油藏多级压裂水平井数值模拟及应用

随着越来越多致密油藏投入开发,致密油藏开发已经成为国内外的热点。建立了多级压裂水平井渗流数学模
型,编制了三维三相致密砂岩非线性渗流数值模拟模型。利用成熟商业软件对开发的新模型进行了验证。对实际生
产井进行了历史拟合,对裂缝导流能力、改造区域规模、改造区域渗透率、非线性系数、初始压力等参数进行了分析。
结果表明：开发的新模型能够对致密油藏多级压裂水平井进行有效地模拟,并反映致密油藏渗流的非线性特征。适当
增加裂缝导流能力、增大改造区域、改造区域渗透率能够减小近井周围流动阻力,增大产能,而非线性系数增加了流体
流动阻力,减小了产能。     

基于FPGA的任意分布高速伪随机数发生器

在FPGA上通过并行线性反馈移位寄存器实现高速均匀分布伪随机数,并且采用适合FPGA处理的“接受拒绝”的方法使输出满足用户指定的任意分布．伪随机数发生器结构简单,无需FPGA内嵌DSP模块,适用于各种类型FPGA上实现．     

基于FPGA的可配置伪随机序列发生器的设计与实现

 设计实现了一种数据率可调,m序列级数可配置的伪随机序列发生器.该设计在线性反馈移位寄存器基础上,通过线性反馈函数来产生模最长的m序列,并利用FPGA的可重构性与灵活性,采用硬件描述语言VHDL进行设计,使用Quartus Ⅱ 8.0进行综合布线,最终适配到DE2开发板用示波器等设备进行了测试.系统设计具有结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络、通信、信息安全等领域.     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

基于M算法的1000 BASE-T千兆以太网收发器联合解码均衡器实现研究

提出了一类适用于IEEE 802.3ab标准1000 BASE-T千兆以太网收发器的预滤波M算法联合解码均衡器.通过研究保留路径数、期望信道响应拖尾长度以及回溯深度等参数对M算法解码器的性能与硬件复杂度的影响,确定了优化参数和结构.0.18μm标准单元CMOS工艺下的综合和后仿真证明其性能与硬件复杂度均优于常用的预滤波并行判决反馈解码器(Parallel Deci-sion Feedback Decoder,PDFD).研究表明,预滤波M算法解码器适合在多种情况下取代预滤波PDFD,用于1000 BASE-T千兆以太网收发器联合解码均衡器,其中4tap PF-MA4解码器的性能优于14tap PDFD,而面积仅为其39%.     

单载波超宽带下判决反馈均衡器芯片优化设计

单载波超宽带通信系统的均衡在芯片实现中面临高吞吐率、高性能和低复杂度3方面问题。该文从广播结构电路表达、delayed-sign-LMS系数更新算法和寄存器重采样芯片设计方法学3个角度提出一种适合芯片实现的判决反馈均衡(DFE)结构。该结构以标准LMS-DFE为基础,克服自适应反馈滤波器中迭代界对吞吐率的影响,解决广播结构中输入高扇出带来的延时和功耗问题。仿真结果表明:与直接结构LMS-DFE相比,该结构性能损失在0.1dB之内。芯片综合表明,基于Smic.18 CMOS工艺,吞吐率达到125Mb/s,与广播结构delayed-LMS-DFE相比,面积减少23%,功耗降低33%。     

线性反馈移位寄存器的改进算法及其电路实现

提出并用电路实现了一种改进的线性反馈移位寄存器(LFSR)算法.改进的算法克服了传统线性反馈移位寄存器产生随机数的速度受字长制约的限制,其电路结构能够快速地产生任意字长的伪随机序列.用现场可编程门阵列(FPGA)实现该结构的结果表明,改进的LFSR算法能极大地提高数据吞吐率,采用改进结构合成的随机序列统计特性好.     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。     

一种高效动态信道化接收机设计

提出了一种动态可重构信道化方法,解决了宽带信号跨信道问题.给出了动态可重构信道化接收机的设计方案,并对各部分硬件电路的设计进行了详细阐述.在FPGA内部实现了动态可重构信道化高效结构,并给出了该高效结构各组成模块的实现方法,该高效结构可大量节省FPGA的硬件资源.动态可重构信道化方法无需知道信号的调制形式即可实现宽带信号的动态重构,具有较强的通用性.     

一种改进的伪随机数生成算法及随机性分析

通过对信息安全系统中常用的伪随机数生成算法及其随机性进行分析,比较了不同的伪随机数生成算法实现的优缺点。在此基础上提出了一种将Visual C++中伪随机数生成机制与线性反馈移位寄存器结合起来产生随机数的改进方案,通过数值模拟和对比分析表明,改进方案具有较好的计算性能和随机性。     

一种低复杂度LDPC译码器的FPGA设计与实现

利用切比雪夫多项式良好的逼近性,提出了基于切比雪夫多项式拟合的BP译码算法,并将该算法在FPGA上进行了实现.该算法利用切比雪夫多项式拟合算法对传统BP算法中的复杂函数进行拟合,用少量的乘法和加法运算代替传统BP算法中的复杂函数.此外,调整得到的多项式系数,使其便于硬件实现.同时,提出一种基于移位运算的切比雪夫结构,减小因乘法器的实现带来的复杂度;并提出基于流水线设计的半并行结构,设计并实现了低复杂度的BP译码器.实验结果表明,相比于相关工作,这种结构能有效减少硬件资源.