Huffman并行解码结构及硬件实现

介绍了一种应用在JPEG解码器下采用并行方式实现的Huffman解码方式,这种结构的解码器把Huffman的头码流分析和解码分开工作,可以在同一时间进行解码;这种方式通过增加流水线和结构的复杂性对硬件资源的占用,来获得对码流解码的高吞吐量;它不同于传统的串行结构,将码流逐位地输入解码器中,然后解码器又通过逐位地匹配实现码流的解码。     

基于矢量量化和可变长编码的联合信源信道编码

提出了一个在噪声信道中对可变长信源编码码流传输提供有效差错保护的联合信源信道编码方案，利用信源编码器输出中的残留冗余为传输码流提供差错保护。该方法基于改进的联合卷积软解码以及采用非霍夫曼码的通用可变长码(UVLC)，更接近于一般的信源和信道编码方法，并且信源符号集的大小也不受限制。仿真结果表明，文中提出的联合编码系统可获得比传统的分离编码系统更高的性能增益。     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

在TMS320C80上实现的一种可变长解码算法

为提高在ＴＭＳ３２０Ｃ８０上开发Ｈ．２６３全软件解码系统的解码速度，减少片内ＲＡＭ与片外数据交换，提出了一种可变长解码（ＶＬＤ）算法．该算法根据Ｃ８０的高速并行处理能力和只有很小片内存储空间等特点，对ＶＬＤ码表进行设计．使用该算法，在Ｃ８０的一个片内ＲＡＭ中就能存放Ｈ．２６３的所有ＶＬＤ码表．为与目前较常用的逐位查找解码树方法和ＲｅｚａＨ方法比较，对ＭｉｓＡｍｅｒｉｃａｎ图象序列的７０帧图象进行实验，其解码速度是逐位查找解码树方法的２倍，比ＲｅｚａＨ方法快９．４％，最终可实现ＣＩＦ格式的１２．５帧／ｓ的解码速率．该方法同样适用于分析中需考虑内存及解码速度的其他系统中．     

适用于H.264标准的变长分组VLD结构

在新一代视频压缩编码标准H.264中,亮度和色度的残差数据采用了自适应变长编码的方法.根据CAVLC熵编码的特点,提出了一种根据码表的前导零个数进行变长分组的优化VLD结构,并在此基础上设计了CAVLC硬件解码器.基于上述方法实现的CAVLC硬件结构通过了RTL级仿真和综合,并在Spartan3 XC3S2000的FPGA平台上进行了验证,在133 MHz工作频率下可以满足H.264标准Baseline档次30帧/s分辨率为352×288标准视频序列的实时解码.     

基于H.264的多描述视频编码方案以及整帧丢失的误码掩盖

为增强视频传输的稳健性和提高视频传输的质量,提出了一种基于H.264的多描述视频编码方案以及整帧丢失时的误码掩盖方案。该方案在编码器端编码之前进行必要的预处理工作,利用标准的H.264编码器产生多描述码流及相关的编码信息,在解码器端解码之后进行必要的后处理,再根据接收到的编码信息进行多路视频的加权合成以得到较好的视频质量。整帧丢失时的误码掩盖方案利用其他描述正确解码的相应帧进行替换的方法,误码掩盖之后进行视频加权合成。实验结果证明该方案在各种条件下均取得了相当大的增益,特别是当2路视频质量相差较大时,增益可以达到2.38 dB,在发生整帧丢失的时,也有几个dB的增益。     

短码长LT码的快速信度传播解码法

无码率码在广播传输中使用时,信道质量突然下降会导致较大突发性错误并使解码器解码效率降低.为改善此情况,文中提出在短码长LT码解码中采用快速信度传播(FBP)解码法.该方法基于交换启发式原理,对接收到的信号立即进行处理,并快速转化为三角矩阵,不仅提高了解码的成功率而且提高了解码速率.由分析和仿真实验可知:FBP解码法的解码成功率较传统的高斯消元解码法和信度传播解码法有极大的提高;当信源信号长度为128b时,FBP解码法的解码成功率较传统的信度传播解码法有大幅提高;FBP解码法的解码计算复杂度与解码耗时都优于高斯消元解码法.     

基于熵编码CABAC的信源信道联合解码器

H.264的熵编码都采用基于上下文自适应二进制算术编码（CABAC）,能达到较高的压缩性能,但对信道误码非常敏感.文中提出了一种基于CABAC的算数码变长码联合解码算法,联合信源信道算数码解码之后的信息作为变长码的输入信息,再通过变长码格状图搜索获得最佳的符号序列.同时,在算数码解码部分可以利用变长码的码字结构信息来删除无效搜索路径,提高解码性能.仿真实验表明,该联合迭代解码算法明显优于传统的分离解码器.     

一种基于OVSF码的超宽带无线通信多址接入方案

提出了一种新颖的基于OVSF码的超宽带通信系统混合多址接入方案OVSF-TH,设计了相应的接收机相关掩模.该方案采用正交可变扩频因子(OVSF)与跳时相结合,使系统支持可变速率要求.理论分析了其抗加性高斯白噪声性能以及抗多用户干扰能力,并进行了仿真实验.结果表明,其抗用户干扰性能优于2PPM-TH与DS-UWB.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.     

适应调频同步广播的MPEG-2再复用器PCR修正算法

 节目参考时钟（PCR）是MPEG-2系统中音视频解码的时间基准,MPEG-2解码器利用PCR时间信息控制MPEG-2视频解码、显示时间及音视频同步。PCR修正是MPEG-2再复用器设计的关键技术之一。对目前再复用器实现中的PCR修正算法及MPEG-2标准传输流中PCR进行分析研究,提出了一种新的MPEG-2再复用器PCR修正算法。采用该修正方法,可以避免再复用器在再复用过程中对MPEG-2信号进行缓冲后PCR包中标识的PCR值和解码器实际接收到PCR包时的时间值不一致情况的发生;解决了MPEG-2解码时由于不一致引起的PCR抖动和缓冲区溢出问题;使解码器可以利用该PCR信息恢复出编码端的时钟,保持编、解码器时钟同步。采用该修正算法修正的再复用器的音频信号可满足对时间要求更苛刻的调频同步音频广播的要求。     

MPEG-2视频变长码解码VLSI设计

提出了一个ＭＰＥＧ２ 视频解码中变长码解码的ＶＬＳＩ设计．采用桶形移位缓冲器并行解变长码、分别进行变长码的长度计算和解码以及将码表分割成多个小码表等新的硬件设计,使得每个周期解一个变长码的码字,保证了ＭＰＥＧ２ ＭＰ＠ ＭＬ的实时解码,并为更复杂的应用提供了扩展的余地．     

综合解码接收机信源解码的研究与实现

在卫星数字视频广播中 ,综合解码接收机主要的功能模块有 :调谐器、QPSK信道解调、信道前向纠错译码、传送流解复用、音视频解码以及时钟电路、存储器电路和各种接口功能等 .本文给出一种综合解码接收机的实现方案 ,重点研究了信源解码技术 ,对解复用进行了软件设计     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

Design and Implementation of Single Chip WCDMA High Speed Channel Decoder

A memory and driving clock efficient design scheme to achieve WCDMA high-speed channel decoder on a single XILINX' XVC1000E FPGA chip is presented. Using a modified MAP algorithm, say parallel Sliding Window logarithmic Maximum A Posterior (PSW-log-MAP), the on-chip turbo decoder can decode an information bit by only an average of two clocks per iteration. On the other hand, a high-parallel pipeline Viterbi algorithm is adopted to realize the 256-state convolutional code decoding. The final decoder with an 8×chip-clock (30.72MHz) driving can concurrently process a data rate up to 2.5Mbps of turbo coded sequences and a data rate over 400kbps of convolutional codes. There is no extern memory needed. Test results show that the decoding performance is only 0.2～0.3dB or less lost comparing to float simulation.     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。