A Novel Register Allocation Algorithm for Testability

In the course of high-level synthesis of integrate circuit, the hard-to-test structure caused by irrational schedule and allocation reduces the testability of circuit. In order to improve the circuit testability, this paper proposes a weighted compatibility graph (WCG), which provides a weighted formula of compatibility graph based on register allocation for testability and uses improved weighted compatibility clique partition algorithm to deal with this WCG. As a result, four rules for testability are considered simultaneously in the course of register allocation so that the objective of improving the design of testability is acquired. Tested by many experimental results of benchmarks and compared with many other models, the register allocation algorithm proposed in this paper has greatly improved the circuit testability with little overhead on the final circuit area.     

A Novel Testability-Oriented Data Path Scheduling Scheme in High-Level Synthesis

Scheduling is an important step in high-level synthesis and can greatly influence the testability of the synthesized circuits. This paper presents an efficient testability-improved data path scheduling scheme based on mobility scheduling, in which the scheduling begins from the operation with least mobility. In our data path scheduling scheme, the lifetimes of the I/O variables are made as short as possible to enlarge the possibility of the intermediate variables being allocated to the I/O registers. In this way, the controllability/observability of the intermediate variables can be improved. Combined with a weighted graph-based register allocation method, this scheme can obtain better testability. Experimental results on some benchmarks and example circuits show that the proposed scheme can get higher fault coverage compared with other scheduling schemes at little area overhead and even less time delay.     

基于可测性分析的高层次寄存器分配算法

为了提高综合后电路的可测性,提出了一种面向电路可测性的寄存器分配方案.该方案首先从已调度的数据流图着手,建立了一种可用于高层次综合的行为级可测性分析方法:对算子模块的门级实现进行门级可测性分析,并进而抽象出算子的行为级可控性/可观性值;在数据流图中,逐级计算出各节点变量的行为级可测性指标;然后按照最大改善可测性指标的原则,进行寄存器分配.在标准电路上的实验表明,除了较小的面积开销外,电路的可测性优于所对照的其他2种方法.     

基于自动测试生成的寄存器分配算法

提出了在寄存器分配时考虑可测性的一个新算法。它采用前向 /后向算法 ,将一个已调度好的 CDFG (ControlData Flow Graph)中的变量分配到相应的寄存器。通过对变量生命时间定义的扩展 ,本算法可以对带反馈的电路进行处理。在定义变量之间的寄存器复用相关函数时同时考虑了 3个准则 ,达到提高设计可测性的目的。实验结果表明了算法的有效性     

实现FPGA高效动态可重配置的触发器电路

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

组合逻辑电路时序安全可替换性

讨论了组合逻辑电路的时序安全可替换性问题，即如何判断一个组合逻辑电路可以替换另一个组合逻辑电路而电路的速度不会降低，提出了一种新的判断时序安全可替换性的方法，该方法通过计算组合逻辑电路的延迟特征函数的蕴涵关系来判断时序安全可替换性，避免了直接计算电路的精确延迟特征，从而提高了算法的效率，使其可以对更大规模的组合逻辑电路进行时序分析。     

使用遗传算法对时序电路进行可测性预报

随着LSI/VLSI技术的发展,许多新的测试生成算法被开发出来 对于一个给定电路,快速而准确地选择最适合它的测试生成算法是一个具有很强现实意义的问题.本文提出了使用遗传算法(GA)找出逻辑电路的特性参数与测试生成算法可测性参数之间的关系,从而建立测试生成算法可测性参数(故障覆盖率,测试码个数)的模型,并对给定电路进行参数预报的方法。作者开发了遗传算法预报系统(GAFS),并使用该系统为常用的测试生成算法建立了直观的可测性参数表达式模型.用户可通过计算直接求得各测试生成算法对电路的可测性参数,然后通过比较选出最佳的算法.预报结果显示该系统具有较强的有效性和实用性.     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

一种使用调控器针对数据通路的综合功能的时间扩展模型生成方法

一些超大规模集成电路(VLSI)近来通过行为描述已在高层次被设计.行为合成可以将行为描述变换成由控制器和数据通路组成的寄存器传输层电路.数据通路的控制信号线输入序列和状态信号线输出序列从控制器提取.作者提出一种生成综合功能时间扩展模型的方法,其中提取的信息作为约束被加入.在常规的贯序测试生成方法中使用时间模型只有结构信息,因为对于实际的贯序电路的搜索空间相当庞大,所以在合理时间内很难达到高排错效率.在使用来自功能验证模块的功能时间扩展模型的贯序测试生成方法中,因为所有的功能行为不可能全被覆盖,所以很难提高排错效率.由于作者提出的方法可以覆盖所有的功能行为,所以与常规的方法相比可以实现在合理时间内的高排错效率.所提出的测试生成方法被用于除法器电路.实验数据显示了在16 s内排错覆盖率达到了100%.     

一种基于CMOS的电流模式线性分类器

提出了一种对线性不可分数据集进行分类的电流模式线性分类器.该分类器电路结构简单,仅由梯形激活函数电路和线性加权电路组成,其中线性加权电路采用全平衡差分跨导电路实现,梯形激活函数电路主要由阈值电路组成.为了实现对线性不可分数据集的分类,通过MATLAB软件采用Fisher线性判别法计算得到权重系数,并运用PSPICE对所提出的电路进行仿真分析.结果表明:提出的电路结构简单、准确度高、功耗低,可以广泛地应用于模式识别、神经网络、人工智能等领域.     

时序电路SACO和PSO混合算法的测试矢量生成

提出了一种新的测试矢量生成算法，其使用SCOAP测度对蚁群算法进行参数调整，并在粒子群算法的框架下进行测试矢量生成，再使用调整后的蚁群算法进行测试矢量优化。该算法不仅克服了粒子群算法的容易陷入局部最优等缺点，而且利用电路本身的特性来确定蚁群算法的参数。以国际标准电路为例，实验验证本文的算法，结果表明本算法应用于时序电路的测试矢量生成时，相对于粒子群算法提高了其收敛性，提高了故障覆盖率；相对于蚁群算法压缩了测试矢量集，减少了测试诊断时间。     

结合奇偶测试的大规模集成电路征兆测试

征兆测试是一种高效简捷的电路测试方法。该文提出一种适用于大规模集成电路的测试方法——组合征兆测试法。利用这种方法,测试者可以通过穷举输入组合,使奇偶测试和征兆测试相结合,共同解决对大规模集成电路故障测试的难题。主要思想是:首先通过被测电路的奇偶性判断该电路的征兆测试法的可测性,对征兆测试法不可测的电路,引入高阶征兆测试的思想,使其成为高阶征兆测试法可测电路。结果表明:该方法在提高可测性的同时,还提高了电路征兆测试的测试效率和故障覆盖率。通过对一些基准电路和常用电路的测试验证了该方法的实用性。     

A vector inserting TPG for BIST design with low peak power consumption

A test pattem generator(TPG)which can highly reduce the peak power consumption during built-in self-test(BisT)application is proposed.The pmposed TPG,called Lppe-TPG,consists of a linear feedback shift register(LFSR)and some control circuits.A procedure is presented firstly to make compare vectors between pseudorandom test patterns by adding some circuits to the original LFSR and secondly to insert some vectors between two successive pseudorandom test patterns according to the ordinal selection of every two bits of the compare vector.Then the changes between any successive test patterns of the test set generated by the Lppe-TPG are not more than twice.This leads to a decrease of the weighted switching activity(WSA)of the circuit under test(CUT)and therefore a reduction of the power consumption.Experimental results based on some isCAS'85 benchmark circuits show that the peak power consumption has been reduced by 25.25% to 64.46%.Also.the effectiveness of our approach to reduce the total and average power consumption is kept,without losing stuck-at tault coverage.     

模块级上原始输入的最优信号概率

本文提出了一种采用单纯形实数规划法在模块级上产生原始输入最优信号概率的方法。文中首先采用了一种可测试性设计策略对电路进行了预处理。然后,以MSG为依据把电路转换成树型结构来处理,克服了[1]计算复杂等缺点。本文还提出了一种新的MSG求解算法。     

模拟线性电路中故障元件存在范围的确定

为了简化模拟线性电路故障诊断定位阶段的工作量，提出了1种确定故障元件存在范围的方法.即在十分现实的K故障假设下，确定能代表电路所有元件并给出在K故障假设下的故障诊断方程的唯一解的1组元件--最优可测试元件组，使故障定位工作只局限于该组元件，而不必对电路所有元件进行.该方法构成了故障定位的第一步，且与故障定位方法无关.方法基于电路的可测试值计算和规范式不确定性组的确定，它在可测试性与不确定性组概念中具有严格的理论基础，其可测试性计算可直接从参数类型故障诊断技术中推得.     

圆形阵列方向图的数值综合算法

给出了圆形阵列方向图综合的数值计算方法,对圆形阵列方向图综合以及零点形成进行了分析和研究,以参考方向图与综合后方向图之间的距离最小化为准则,通过数值分析方法,在无约束和干扰零点约束情况下,给出了相应的最优权的求解方法,仿真分析表明了该方法的有效性.     

复杂装备测试性指标分配算法研究与设计

为解决测试性指标在工程应用中的分配问题,提出了一种加权矩阵综合分配算法,该算法采用矩阵形式设计,对影响测试性指标的各种因素进行权重量化;并对各项权重系数进行综合推演和闭合性验证。建立了该算法的数学模型,设计了基于该算法的测试性指标分配流程。通过工程案例,对测试性指标分配算法、流程和闭合性验证进行了实例解析。结果表明,该算法是一种经过实际工程检验的、有效的测试性指标分配算法。     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

模拟电路可测拓扑条件和可测性分析及可测性设计

深刻地阐述了系统的可测性问题 ,提出了从可测性分析和可测性设计两方面进行研究的观点 .针对支路故障诊断法 ,讨论了可测拓扑条件、可测性分析和可测性设计问题 ,提出了几个新的必要且几乎充分可测拓扑条件 ,并依据这些条件给出了可测性分析和可测性设计的一些方法