基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

低功耗MOS图象传感器自扫描电路的研究

从高位数，低功耗MOS图象传感器发展的需要出发，对MOS图象传感器的自扫描电路进行研究。提出以一种带变容管自举电路的三管动态无比电路作MOS图象传感器的自扫描电路，该电路采用硅栅P-MOS工艺，是一种高速度，低功耗的动态无比电路，也是一种高位数列阵中的实用单元电路，它较好地解决了阵列功耗随位数增加而变大的问题。     

链约束下资源有限的单机排序问题

讨论一类链约束下的资源有限排序问题1│chains,pi,j=bi,j-ai,jui,j,∑mi=1∑kij=1ui,j≤ ^U│∑mi=1∑kij=1wi,jCi,j,无论链是否可中断,都给出了启发式算法.对于给定的排列和相应的资源分配量,计算平行链的优先因子,任务按优先因子递增序加工得到一个新的排列,当新排列与原排列不同时,对新排列重新计算对应的资源分配量和优先因子,任务再次按优先因子递增序加工得到一个最新的排列,直到新排列与原排列相同时,停止计算.对于两个启发式算法,分别给出了两个算例对算法加以说明.     

基于模拟退火与合并代价反标的低功耗门控时钟布线算法

传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。     

一种忆阻扫描触发器设计

基于惠普公司的忆阻器模型,提出一种可支持断电模式的选择扫描触发器电路.数据可以从主从触发器中被传输存储到忆阻器中,在触发器被断电期间,忆阻器一直保持该数据.当扫描触发器处于唤醒时刻,忆阻器所保持的数据可以被控制回传到主从触发器中.采用惠普公司提供的忆阻器模拟电路仿真模型进行仿真验证,仿真数据及波形表明,该电路可以满足集成电路的低功耗扫描测试需求.     

链组约束下部分批处理平行机在线排序

研究了一台是批处理机而另一台是正常机器、工件具有链组约束、最小化时间表长的两台恒同机在线排序问题.给出该问题竞争比为(5+1)/2的最好可能的在线算法.     

细述综合布线系统的测试

计算机网络结构化综合布线系统(StructuredCablingSystem,SCS)是美国贝尔实验室专家们经过多年研究推出的基于星形拓朴结构的模块系统,也是目前局域网建设首选的系统。该系统具有实用、灵活、经济、可模块化和可扩充等优点,能够实现数据通信设备和其他信息管理系统的相互连接,以及这些设备与外部通信网络的连接。     

多层布线有约束通孔最小化的遗传优化算法

提出了一种基于遗传算法的多层布线有约束通孔优化算法．算法允许通孔打在任意两层之间,并使得通孔不在它所穿过的层上与其它线网相交．通过在适应度函数中附加惩罚项,算法将有约束通孔优化问题转换为无约束通孔优化问题．同时采取面向线段的交配操作和面向线网的交配操作相结合的方式加快了算法的收敛速度．另外,自然编码方式与期望值选择机制也提高了算法的执行效率．实验结果表明本算法不仅优化效果好,而且收敛稳定和快速     

三台平行机上四个约束链的排序问题

考虑四条优先约束链的n个工件在三台平行机上的排序问题,目标是极小化最大机器完工时间.文中说明此问题至少为NP-hard的,并通过一个伪多项式时间算法和一个完全多项式时间近似规划来描述此问题的复杂性.     

综合布线工程的认证与测试

综合布线系统已大量应用在各类信息化工程当中,如何保证布线工程质量,使用户的投资能得到切实的保证,则对布线系统的性能测试就显得尤为重要,本文全面、系统地介绍了综合布线系统在实际工程中测试的重要性及它的相关测试标准,并给出了部分测试参数的具体含义。     

CMOS电路的低功耗逻辑综合

针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明,这种流程可以降低电路功耗57%,与仅使用门控时钟的流程相比可以进一步降低电路功耗21%.     

部分扫描设计中扫描链的选取

提出了部分扫描可测性设计中扫描链的选取方法，选取最小的触发器集至扫描链能打断电路中所有的反馈，同时使得电路成为流水线结构，采用组合电路的测试生成算法，理论上对于所有的非冗余故障可达到完全的故障覆盖率。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

低压低功耗CMOS电流反馈运算放大器的设计

电源电压的下降对模拟电路的设计是一个难题。如今模拟电路的典型电源电压大约是2.5～3V但是发 展的趋势表明电源电压将是1.5V甚至更低。在这种情况下,国内外研究人员致力于设计适用于标准CMOS工 艺的低压电路结构,主要在文献[1]基础上设计了一种新型的CMOS电流反馈运算放大器（CFOA）使用了 0.5μmCMOS工艺参数（阈值电压为0.7V),模拟结果获得了与增益关系不大的带宽,在1.5V电源电压下产生 了约6.2mV 的功耗。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

低压低功耗CMOS电流反馈运算放大器的设计

电源电压的下降对模拟电路的设计是一个难题。如今模拟电路的典型电源电压大约是2．5～3V，但是发展的趋势表明电源电压将是1.5V，甚至更低。在这种情况下，国内外研究人员致力于设计适用于标准CMOS工艺的低压电路蛄构。主要在文献[1]基础上设计了一种新型的CMOS电流反馈运算放大器（CFOA），使用了0．5μmCMOS工艺参数（阈值电压为0．7V），模拟结果获得了与增益关系不大的带宽。在1.5V电源电压下产生了约6．2mW的功耗。     

一种电流求和型的低功耗Bandgap电压基准源

为满足标准P阱CMOS工艺要求 ,设计了一种新的电流求和型Bandgap电压基准电路 ,实现了相对于地的稳定电压输出 ,并且能提供多电压基准输出 .电路采用 0 6μmUMCP阱CMOS工艺验证 ,HSPICE模拟结果表明 :电路输出基准电压为 80 0mV ;在 - 40～ 85℃的温度变化范围内 ,电路温度系数仅为 1 4× 1 0 -6/℃ ;电源电压为 3 5V时 ,电路功耗低 ,消耗电流仅为 1 5 μA .该电路不需改变现有工艺 ,输出灵活 ,有望在多基准电压的低功耗系统中获得较广泛的应用     

偏低风速风力发电系统的研制应用

给出了吉林低风速风力发电系统的研制现状。     

采用路选择技术实现的低功耗高速缓存设计

为了降低高速缓存的动态功耗,提出了一种路预测选择结构来降低传统的高速缓存的功耗。通过选择一路访问,而不是访问所有路高速缓存,使得功耗得到降低。同时,提出的路预测选择结构通过增加特定的标志寄存器,具备可配置功能,实现了路选择高速缓存和直接映射高速缓存之间的切换。实验结果表明:同传统的2路组相联高速缓存相比,采用路预测选择技术实现的高速缓存在访问期间的动态功耗降低约32%~40%,高速缓存缺失率基本相同。