一个1.5V低相位噪声的高频率LC压控振荡器的设计

介绍了一种适用于DCC-1800系统的压控振荡器的设计,中心频率为3．6GHz．分析并比较了三种降低相位噪声的方法并进行了仿真验证,然后阐述了3．6GHz压控振荡器器件尺寸的优化分析．采用电感电容滤波技术降低相位噪声,在偏离中心频率600kHz处,仿真得到相位噪声为-117dBc／Hz,调谐范围达到26．7％．VCO电路在1．5V电压下工作,静态电流为6mA．     

2.6GHz高速CMOS环形振荡器设计

文章提出了一种偶数级环形振荡器的设计方案,中心频率为2.3GHz,利用起振电路使其能够快速起振,当环形振荡器的控制电压为1.2~2.0V时,其线性调谐范围为1.9~2.6GHz;电路设计采用TSMC0.18μm 1P6M混合信号生产工艺;利用Cadence Spectre RF进行仿真。结果显示,在中心频率为2.3GHz、偏移载波频率为10MHz的情况下,环形振荡器的相位噪声为-112.9dBc/Hz。该电路可用于高速锁相环的设计中。     

基于C++ SuperMix库的SIS混频器的研究

基于C++ SuperMix软件库对680 GHz接收机中的双槽双超导隧道结（SIS）混频器进行深入模拟研究. 在环境温度为4.2 K、本地振荡器（LO）频率为680 GHz、本振功率为100 nW、中频频率中心为10 GHz和中频匹配阻抗为50 Ω的条件下,采用二次谐波的谐波平衡法,在0~500 K热噪声源温度下对SIS混频器的输出噪声温度进行建模仿真研究. 计算得出：当偏置电压在2~3 mV变化时,SIS混频器的输出噪声温度均小于50 K,表明所研究的SIS混频器具有较好的噪声性能.     

一种适应PVT偏差的4GHz双重反馈环形振荡器

在分析传统环形振荡器的基础上,设计了一种新型高频、低噪声环形振荡器.采用改进的全开关状态的延时单元和双重反馈环结构,克服了传统环形振荡器振荡频率低、噪声性能差的缺点,可以有效抑制PVT(Pro-cess Voltage Temperature)偏差对频率的影响.采用TSMC0.18μm CMOS工艺参数,电源电压1.8V,功耗为37.5mW.仿真得到在振荡器中心频率为4GHz时的单边带相位噪声为95.6dBc/Hz@1MHz.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种基于变容管偏置的温度补偿LC振荡器

文章介绍一种用于在宽温度范围内产生稳定时钟信号的温度补偿振荡器。该振荡器基于温度对控制电压的影响改变偏置变容管的容值，补偿因温度变化引起的振荡器频率变化，使整个振荡器的温度系数(temperature coefficient, TC)为0。另外，在通过分频产生几十兆赫兹频率的同时，振荡器的相位噪声性能得到进一步优化。该文在SMIC 180 nm CMOS工艺下完成整体电路的设计与仿真。后仿真结果显示，在1.8 V电源下整体功耗为7.12 mW,中心振荡频率2.400 2 GHz处的频率漂移可达到8.68×10^-6℃^-1,经过分频后得到的30 MHz信号在10 kHz偏移下的相位噪声大小为-112.923 dBc/Hz。     

电感及电容结构的压控振荡器电路设计与仿真

随着通信技术对射频收发机性能要求的不断提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节。针对压控振荡器设计过程中存在相位噪声这一核心问题,文中采用STMC 0.18μm CMOS工艺,提出了一种1.115 G的电感电容压控振荡器电路设计方案,利用Cadence中的Spectre RF对电路进行仿真。研究结果表明:在4～6 V的电压调节范围内,压控振荡器的输出频率范围为1.114 69～1.115 38 GHz,振荡频率为1.115 GHz时,在偏离中心频率10kHz处,100 kHz处以及1 MHz处的相位噪声分别为-90.9 dBc/Hz,-118.6 dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能。     

全数字锁相环中宽带数控振荡器设计

在TSMC 65nm工艺下设计了一个调谐范围为3～5GHz、用于全数字锁相环的宽带数控LC振荡器.该振荡器的电容阵列分成粗调、中调和细调三个阵列,其中粗调为MIM开关电容,中调和细调采用数控人造介质(DiCAD)实现.测试结果表明:当中心频率为3GHz和5GHz时,频偏1MHz处相位噪声分别为-123dBc/Hz和-116dBc/Hz,功耗分别为12mA和5mA.     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

频率分辨率改进型数控振荡器的设计

设计了一个应用于四频带全球移动通信系统(GSM)收发机的频率分辨率改进型数控振荡器.提出了一种新型串联开关变容管模型并进行理论分析,将其应用在振荡器的精确调谐电容阵列中,验证了其对频率分辨率增强的性能.设计采用90 nm互补金属氧化物半导体工艺,当谐振在3.1 GHz时,数字加抖前的频率分辨率达到1.6 kHz,距中心频率20 MHz处的相位噪声为-152 dBc/Hz,功耗8.16 mW.仿真表明,该频率分辨率改进型数控振荡器满足四频带GSM收发机的要求,适于应用在全数字锁相环中.     

10 GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10~(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.     

一种线性化轨对轨调节压控振荡器设计

为了解决控制电压范围小、调谐增益过大导致压控振荡器（voltage controlled oscillator, VCO）对控制线噪声抗干扰能力弱的问题，设计了一种高度线性化轨对轨频率调节的压控振荡器。采用SMIC 0.18μm CMOS工艺，设计了电压转电流电路实现控制电压与电流饥渴型振荡器尾电流的轨到轨线性转化，进而实现振荡频率的轨到轨线性调节；并且利用缓冲器优化振荡波形以适应锁相环系统应用。Cadence Spectre仿真结果表明，振荡器在1.8 V的轨对轨控制电压范围内都具有很好的线性，调谐增益为183 MHz/V，频率范围为0.89～1.22 GHz，中心频率1.06 GHz，功耗仅有227.8μW。本文设计适用于锁相环的集成应用，可为压控振荡器的设计提供支持。     

GPS/BD 接收机中电感电容压控振荡器设计

采用TSMC 0.18 μm CMOS工艺,设计了一款宽调谐、低相位噪声、低功耗的电感电容压控振荡器(voltage controlled oscillar,VCO),用于接收北斗卫星导航系统的B1,B2频段信号和全球定位系统(global positioning system,GPS)的L1频段信号的射频接收机中.振荡器中采用了开关固定电容阵列和开关MOS管可变电容阵列,有效地解决了宽频率调谐范围和低相位噪声之间不可兼顾的问题,另外,采用了可变尾电流源的结构,使得振荡器在整个可调频率范围内输出电压的幅度变化不大.利用Cadence软件中Spectre对电路进行仿真.结果表明,振荡器频率调谐在2.958-3.418 GHz和2.318-2.552 GHz这2个频段内,在1.8V的供电电源电压下,功耗仅为3.06-3.78mW.当振荡器工作在3.2 GHz和2.4 GHz的中心频率时,其在1 MHz频偏处的单边相位噪声分别为-118 dBc/Hz和-121 dBc/Hz.     

一种宽调谐范围的毫米波LC压控振荡器设计

基于TSMC 65 nm CMOS工艺,设计了一种具有宽调谐范围的毫米波电感电容压控振荡器,振荡器采用开关电容阵列、大容值范围可调电容和大滤波电容实现频率调谐范围与相位噪声的双优化.通过三组开关电容阵列来获得八条子频段,优选容值范围较大的可调电容来细调每一个频段的振荡频率,获得较大的调谐增益Kvco,从而最大程度地提高频率调谐范围.通过大滤波电容与尾电流源构成的低通滤波器抑制偶次谐波附近的噪声,从而优化相位噪声.仿真结果表明,在1. 2 V的工作电源电压下,压控振荡器的频率调谐范围22. 2 G～29. 2 GHz,中心频率25. 7 GHz,在1 MHz频率偏移处的相位噪声-100. 9 dBc·Hz~(-1),功耗10. 81 mW,芯片核心面积为0. 056 mm~2.     

一种小型化超宽带微带带通滤波器

研究一种小型化超宽带微带带通滤波器。该滤波器采用2个开路枝节线和2个短路枝节线,其中开路枝节和短路枝节两两组成枝节线对。在2个枝节线对之间,利用一段均匀微带线进行连接。滤波器的输入输出采用直接馈电的设计,以保证宽带滤波器所需的强耦合。通过对该滤波器的参数进行仿真研究,设计实现了一个带宽在110％左右的超宽带滤波器。试制样品的测试结果与仿真结果吻合良好,表明该滤波器在中心频率为1．90GHz时,可实现103oA的相对带宽。通带内的最小插入损耗为0．20dB（在1．52GHz处）,匹配均优于-20dB。第一个寄生通带的频率高于6GHz,是中心频率的3．2倍左右,而且该滤波器的电尺寸小,在其通带中心频率处,只有0．21×0．18λg^2     

一种新颖的正交输出伪差分环形VCO的设计

设计了一种基于标准0.18 μm CMOS工艺的4级延迟单元的全差分环形压控振荡器.提出了一种新颖的环形振荡器电路结构,通过结合控制耦合强度与改变负载电阻值的方法,改善了单一技术在有限的电压范围内的调谐线性度,实现整个电压范围内的高调谐线性度;采用双通路技术提高了振荡频率,同时运用交叉耦合正反馈减少输出电平翻转时间,改善相位噪声特性,提高性能.后仿真结果表明,在电源电压为1.8V时,VCO的中心频率为2.8 GHz,核心电路的功耗为18.36 mW,调谐范围为2.05 GHz～3.35 GHz,当频率为2.8 GHz时,相位噪声为-89.6 dBc/Hz@1 MHz.     

标准数字CMOS工艺正交压控振荡器设计

<正>交压控振荡器是高速链路中的一个关键部件.片上集成高质量品质的电感电容等无源器件是影响压控振荡器性能的关键因素.为了兼容传统的数字工艺,采用超深亚微米的数字CMOS工艺进行片上电感电容的集成,并基于此无源器件实现了基于电容耦合的正交压控振荡器,实现中心频率16.12GHz,频率调节范围为10%,1M频偏处的相位噪声为-112dBc,相位误差小于0.39°.     

GHz VCO分析与设计

设计了一种用途广泛的VCO电路结构。所设计的VCO电路采用负阻差分振荡器的基本结构,主要对该电路进行了功耗分析,同时也对相位噪声、调谐范围、频率稳定性等方面进行了探讨。设计中采用电源电压为3.3 V,中心振荡频率约为2.44 GHz,21%的调谐范围,以及符合DCS-1800标准的低的相位噪声,重点是达到了较低的功耗。     

一种微带开路环双工器的设计

介绍了一种高隔离度微带双工器的设计方法。该双工器由2个在通带附近具有一对传输零点的微带带通滤波器组成。分析了具有传输零点带通滤波器的设计方法，给出了中心频率为1．85GHz，分数带宽为10．5％和中心频率为2．15GHz，分数带宽为9％的微带开路环带通滤波器设计实例。利用微波CAD软件对连接双工器T型接头的微带尺寸进行了优化，仿真结果表明该双工器具有较好的频带响应及隔离度。     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。