快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构——顶层进位级联超前进位加法器,该结构将超前进位加法器(CLA)底层进位改为顶层超前进位单元进位．给出了顶层进位级联超前进位加法器延迟时间公式．推导出该结构模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果,并归纳出优化设计规则．     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法，并在此基础上采用带进位强度的跳跃进位算法，通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明，该加法器不仅速度快于超前进位加法器，而且面积和功耗均小于超前进位加法器。     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。     

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

一种快速超前进位加法器的优化设计

加法器是处理器的一个基本功能部件,随着处理器频率的不断提高, 对加法器的也提出了更高的要求.超前进位（CLA）是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,本文提出的CLA速度更快,面积更小,并给出了统计数据。     

基于多值逻辑的8位条件和加法器

针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.     

改进型进位增长加法器设计

进位增长加法器通常应用于小规模和高速运算的情况。如果输入的位数变大,其运算速度会大幅度的下降,而且由于有很大的扇出而导致消耗很多能量。这篇论文的目的是当要保持三个输出扇出时,加法器的运算速度增加到24%时的改进型加法器和传统加法器的比较。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

专用进位链优化设计

作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

Radix-8复数除法器的设计与实现

设计了一种高性能、低功耗的Radix-8时序复数除法器.该复数除法器采用了逐位递归算法和操作数预变换技术,并在传统结构的基础上,选用冗余形式保留预校正变量,节省了超长进位加法器的使用,缩短了关键路径的延时.设计还通过实部和虚部商位的合并以及基于6输入查找表结构的硬件优化,提高了乘加逻辑单元的资源利用率.Stratix-Ⅱ型现场可编程逻辑器件仿真验证表明,与使用超长进位加法器的传统结构相比,所设计的复数除法器的速度提高了44%,硬件资源减少了31%.     

三值光学计算机的40位乘法例程

针对三值光学计算机的特点, 利用其运算器可重构、数据位数众多、MSD 加法器无进位延时等优点, 设计并实现了一种用于三值光学计算机的40 位乘法例程. 该例程采用三值光学计算机中通用的MSD数表示数值, 通过三值逻辑中的M变换产生部分积, 再运用两两相加迭代的计算方法对部分积进行了MSD加法求和, 得到乘积, 其中M变换采用了一种比较特殊的快速变换实现方案, 而部分积的MSD 加法求和则采用流水技术来实现. 详细给出了这个乘法例程的具体实现步骤和模拟实验细节, 并与电子计算机中类似的乘法器做了运算复杂度对比分析.     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

基于LabVIEW的串行进位加法器演示课件设计

计算机组成原理课程中,加法器是讲解ALU部分的重点,理解加法器的工作原理对学生理解CPU加、减、乘、除运算非常关键,而学生往往对该部分内容一知半解,本文根据平时教学的实际情况,设计了一个串行进位加法器演示课件,以帮助学生理解ALU的工作原理。     

应用进位存储加法器快速实现串行乘除法和平方根计算

针对超大规模集成电路设计中并行浮点算术部件所占用面积与功耗大 ,不易在嵌入式低功耗环境中应用的问题 ,提出了可同时实现浮点乘除法和平方根计算宏模块 (ＭＤＳ)的同步串行实现方式 .乘法计算采用了Ｂｏｏｔｈ算法迭代 ;除法与平方根计算的实现采用基 4ＳＲＴ算法 ,迭代中共用商位查询表 ,并同步实现部分冗余结果向非冗余二进制的转换 .为加快迭代的速度 ,摒弃了进位传递加法器 (ＣＰＡ) ,而采用进位存储加法器 (ＣＳＡ)实现迭代中的加法运算 .宏模块设计控制逻辑简单 ,资源面积占用少 ,迭代时间短 ,经可编程逻辑器件验证 ,性能可提高 1…     

一款高吞吐率RSA密码处理器的设计

介绍了采用蒙哥马利模乘法算法和指数的从右到左的二进制方法,并根据大整数模乘法运算和VLSI实现的要求进行改进的RSA处理器,在提供高速RSA处理能力的同时,可抵抗某些定时分析攻击和功耗分析攻击.该RSA处理器在其模乘法器中使用了CSA(进位保留加法器)结构以避免长进位链,并采用一种新型(4∶2)压缩器结构以减少面积和延迟.提出了信号多重备份的方法,解决信号广播带来的大的负载和线长问题.数据通路的设计采用一种基于多选器的动态重构方法,其模乘法器可以执行一个1 024位的模乘幂运算,也可以并行执行2个512位的模乘幂运算,从而支持基于中国剩余定理的加速策略.