SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

触发器三种触发方式的分析与比较

分析与比较了触发器三种触发方式:电平触发、脉冲触发、边沿触发.在不同的触发方式下,当触发信号到达时,触发器的状态转换过程具有不同的动作特点.特别是时钟信号在有效电平时,输入端信号发生变化,主从结构的SR触发器的多次翻转,而主从结构的JK触发器发生"一次翻转"的情况.掌握这些动作特点对于正确使用触发器是非常必要的.     

基于门电路的无稳态触发器设计原理

本文对基于集成门电路的无稳态触发器的设计原理进行了深入研究，提出了分别由存贮－振荡原理、稳态消除原理和石英晶体工作原理出发的各种无稳态触发器设计思想，实现了分别由一个、二个、三个反相器组成的无稳态触发器与有关的石英晶体振荡器。     

主从JK触发器微机模拟系统设计

用Ｃ语言设计了一个主从ＪＫ触发器的模拟系统，给定ＣＰ时钟脉冲，通过输入Ｊ、Ｋ波形、程序利用ＪＫ触发器的逻辑关系，绘出相应的输出波形，此模拟系统解决了触发器的动态演示问题。     

卡诺图在触发器转换中的应用

根据触发器的变换原理和卡诺图的直观性，提出了一种通过比较目标触发器和已有触发器的卡诺图来实现触发器之间变换的方法，并把它用于JK触发器向其他类型触发器的转换。     

由施密特触发器构成的三相移相触发器的设计

提出了由施密特触发器构成三相移相触发器的设计思路及方法,即在给定电压控制下,输出脉冲能在0~150°夹角范围内移相,其主要应用于调节全控整流桥电路的输出功率。     

应用 DT触发器的时序逻辑电路的设计方法

DT触发器是一种新型的全功能触发器，可以较方便地变换为D触发器和T触发器．导出了DT触发器的激励表，提出了应用DT触发器的时序逻辑电路的设计方法，并给出了设计实例．从给出的设计实例可以看出，这种设计方法是有效且简便的．     

关于四值JK触发器的研究

从分析二值触发器的特点着手，由三值触发器的研究＾「１－３」推广到四值触发器的研究，并提出了具有四轨输出的四值ＪＫ触发器。     

新型温度不敏感的施密特触发器特性分析

与传统的6晶体管施密特触发器相比,由两个互补金属氧化物半导体(CMOS)反向器组成的施密特触发器已经提出,该触发器具有鲜明的转换阈值电压和复位集(RS).计算结果表明:新型施密特触发器在受温度影响方面明显优于传统施密特触发器.仿真结果表明:新型施密特触发器的温度系数是传统施密特触发器的五分之一.     

一种实用的RS-232电平检测电路

给出了一个采用1.2 μm BiCMOS工艺设计的检测RS-232电平是否有效的电路.电路由施密特触发器、或非门单元以及经过改进设计的能够实现30 μs延迟的电容充放电回路组成.该电路结构简单,功能完善,能够将检测到的持续30 μs以上的无效信号在输出端以低电平输出,并作为使能信号给芯片内部,关断电荷泵和发送器,节省功耗.     

谈主从式J-K触发器与边沿式J-K触发器的区别

从概念到时序图等几个方面介绍了主从式J-K触发器与边沿式J-K触发器的主要区别,并分析了两者在何种特定的工作条件下,功能才会相同。     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

Low power and high speed explicit-pulsed double-edge triggered level converting flip-flop

Variable supply voltage-clustered voltage scaling (VS-CVS) scheme can be very effective in reducing power consumption of CMOS circuits without degrading system performance. Level converting flip-flops (LCFFs) are key elements in the CVS scheme. In this paper, a new explicit-pulsed double-edge triggered level converting flip-flop (nEP-DET-LCFF) is proposed, which employs double-edge triggering technique, dynamic structure, explicit pulse generator,conditional discharge technique and proper arrangement of stacked nMOS transistors to efficiently perform latching and level converting functions simultaneously. The proposed nEP-DET-LCFF combines merits of both conventional explicit-LCFFs and implicit-LCFFs. Simulation shows the proposed nEP-DET-LCFF has improvement of 19.2%～46% in delay, and 19.4%～52.9% in power-delay product (PDP) as compared with the published LCFFs.     

多值逻辑的全功能触发器

本文讨论了多值逻辑的全功能触发器.特别讨论了对称三位触发器的各种功能,并指出全功能的pqr触发器具有27种函数变换.     

完善三值维持阻塞触发器

对三值维持阻塞D型和T型触发器的设计进行了改进，使它们具有完善的预置功能。     

触发器的变换及其逻辑功能的扩展

讨论了由时钟触发器的变换产生新型触发器和时钟触发器逻辑功能扩展的方法．这些方法对于正确使用触发器和设计时序逻辑电路有重要应用参考价值．     

基于DYL电路的三值触发器设计

作者在前文[1—2]的基础上,进一步提出了用 DYL 与或—阀门电路实现主从式和边沿式以及电位式三值触发器的设计,为 DYL 电路在三值逻辑系统中的应用提供了完整的 DYL 系列 D、JKL、T 型三值触发器的设计方案。     

A 0.35μm CMOS 6.1GHz 1∶4 Static Frequency Divider

0　IntroductionHigh speedflip flopbasedfrequencydividersareoftenusedasshowcasesforhigh speedtechnologies .InSi/SiGebipolarorIII/Vcompoundtechnologies ,suchasGaAsandInP ,frequencydividercaneasilyachieveanoperationfrequencyover 5 0GHz[1,2 ] .Inrecentyears ,manyworkspresentdividerswithnewtopologiesindeepsubmicronCMOStechnologiesop eratingatfrequenciesover 10GHz[3 5] .Mostofthem ,however ,aredynamicfrequencydividers ,whichcanworkwellonlyinalimitedfrequencyrange .Furthermore ,somenewdivider…     

ON EQUIVALENCE BETWEEN THE SEQUENTIAL CIRCUITS IN SERIES AND IN PARALLEL

Propose the sequential circuits with the ternary D-ffs in series~1. Discuss the equivalence between the sequential circuits with the p-valued flip—flops in series and in parallel as a part of studying the multiple valued logic circuits.