应用于SAR ADC的高能效电容阵列DAC

电容阵列数模转换器(DAC)是逐次逼近型模数转换器(SAR ADC)的主要能耗来源之一.为降低电容阵列DAC的能耗,提出了一种高能效电容阵列DAC结构,该结构电容阵列中各电容单元通过开关依次连接.在前两次比较周期中,由于采用了顶板采样和电压移位技术,电容阵列DAC没有产生能耗;在之后的比较周期中,由于采用电荷共享和电压单调降低技术,电容阵列DAC产生了很少的能耗.仿真结果表明,相比于传统的电容阵列DAC结构,文中提出的高能效电容阵列DAC结构可降低99.22%的能耗,节省75%的面积.     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

逐次逼近型模数转换器研究进展

逐次逼近型模数转换器(successive approximation register analog-to-digital converter, SAR ADC)已占据中等速度和精度ADC的主要市场,其采样频率可达5 MHz,分辨率通常为8～16位。在保持其低功耗的固有优势下,SAR ADC设计面临更高速和更高精度的挑战。本文概述近年来逐次逼近型模数转换器的研究现状和先进技术,对电容阵列开关切换技术、比较器和校准方法进行归纳与讨论;对比了结合不同开关策略的电容阵列DAC性能;提出了适用于不同场景的比较器结构;对高速度、高精度、低功耗的SAR ADC研究进行了展望。     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

一种具有2-bit/cycle结构的400-MS/s 8-bit逐次逼近型模数转换器设计

设计了一种高速的逐次逼近型模数转换器(Successive Approximated Register Analog-Digital Converter,SAR ADC),与传统SAR ADC相比,该ADC除了采样电容阵列,额外使用了一个辅助数模转换器(Auxiliary Digital-Analog Converter,AUX-DAC)来实现2-bit/cycle.系统设计的SAR ADC使用了一个共享的内插预放大器,可以将输入信号和比较器隔离开,减小了比较器的回踢噪声.为了进一步提高转换速度,采用比较器交替工作模式,其输出结果直接送给电容阵列进行处理,与传统SAR ADC相比大大减小了逻辑延时.由于架构中使用了多路比较器,因此采用前台校准技术用来校正比较器的失调电压.后仿结果表明该ADC在400M采样速率和1.2V的电源电压下,可以实现48dB的SNDR,功耗为5.6mW,优值FoM为67fJ/conversion-step.     

ADμC814中A/D转换器的应用

ADμC814的ADC模块有与一般ADC芯片相比拟的性能,具有操作简单、可靠性高的特点,采集速率可高达200 kHz.ADμC814内集成的ADC转换模块,包含了6通道、12位、单电源A/D转换器.这些A/D转换器由基于电容DAC的常规逐次逼近转换器组成,接收的模拟输入范围为0～ VREF( 2.5 V).为用户提供片内基准、校准特性,模块内的所有部件能方便地通过3个寄存器SFR接口来设置.但是,ADμC814内集成的ADC转换模块有其特殊性,如果应用不适当,轻则影响ADC的性能,重则电路完全不能工作,甚至烧毁器件.     

14位低功耗逐次逼近型模数转换器设计

为了克服传统逐次逼近型模数转换器(SAR ADC)精度低和能量效率低的问题,通过采用新型开关切换策略来提高SAR ADC的能量效率,采用冗余电容阵列和数字纠错技术来提高SAR ADC的精度。电路采用SMIC110nm CMOS工艺实现,并结合Cadence模拟开发套件进行后仿验证。结果表明,在工作电压为1.2 V,采样速率为1 MS/s时,输入0.301 MHz的正弦波,SAR ADC的有效位数(ENOB)达到了13.25 bits,信号噪声失真比(SNDR)为81.55 dB,功耗为181μW;所设计的SAR ADC电路的精度和功耗得到了有效改善。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

应用于SAR ADC中逐次逼近寄存器的设计

逐次逼近寄存器(SAR registers)协调DAC(Digital-to-Analog Converter,数模转换器)和比较器共同工作,完成逐次逼近逻辑,在SAR ADC(Successive approximation A/D Converter,逐次逼近型模数转换器)的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SAR ADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

针对植入式应用的8位100kS/s的逐次逼近型模数转换器设计

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和速度要求的无源互补开关;采用失调(offset)优化的无静态电流的动态比较器;采用无静态功耗的电容阵列子数模转化器.测试结果表明,当输入测试信号为9.37 kHz时,该SAR ADC的信号噪声失真比(SNDR)为49.2 dB,动态无杂散范围(SFDR)为63 dB,有效位(ENOB)为7.8位.其微分非线性(DNL)和积分非线性(INL)分别为-0.15/+0.15 LSB和-0.35/+0.23 LSB,功耗为3.2μW,优值(FoM)为143 fJ/conversion-step.     

用于植入式医用芯片的低电压低功耗SAR ADC

为适应植入式医用芯片的使用要求,给出一低电压低功耗逐次逼近型模数转换器(SARADC)的设计。从降低功耗出发,提出了一种新的能量高效开关策略。与传统开关策略相比,电容阵列的平均开关能量减少了68%,电容阵列的面积仅为传统开关策略的50%;采用带校正的动态比较器,在提高精度的同时可以降低功耗;采用异步时钟,省略了高频时钟产生器,进一步降低了功耗。提出的5 Ms-111位SAR ADC采用SMIC 0.18μm CMOS混合信号工艺流片。供电电压低至1 V,功耗仅为0.236 mW,SNDR,SFDR分别达到55.1,68.38 dB。核心面积为650μm×1 000μm,符合植入式系统的要求。     

高性能低功耗10 bit 100 MS/s SAR ADC

设计了一种高性能低功耗的10 bit 100 MS/s逐次逼近寄存器(SAR)模数转换器(ADC).基于优值(FOM)设计了一种数模转换器(DAC)单元电容确定法,从而实现了ADC性能和功耗之间的最优折中,得到了最小的后仿真优值为17.92 f J/步,以及与之对应的最优单元电容值1.59 f F.为了减小输入共模电压变化引起的信号敏感性失调,设计了改进的P型输入动态预放大锁存比较器,比较器采用共源共栅结构(cascode)作为P型预放大器的偏置,从而增加了预放大器的共模抑制比(CMRR).模数转换器采用1层多晶硅8层金属(1P8M)55 nm互补型金属氧化物半导体(CMOS)工艺进行了流片验证,在1.3 V电压和100 MS/s采样率的环境下进行测试,信噪失真比(SNDR)的值为59.8 d B,功耗为1.67 mW,有效电路面积仅为0.016 2 mm~2.     

电容阵列开关时序优化在A/D转换器中的应用

欲提高逐次逼近式A／D转换器的精度，常受到内部DAC（Digital-to-Analog Converter）结构参数误差等因素的制约，同时A／D转换器的低功耗问题亦受到关注．为减小电荷分布式DAC中电容离散引入的积累梯度误差，改善输出积分线性度（INL，integral nonlinearity），引入INL bounded算法对实际工艺条件下的DAC电容阵列的导通时序进行了优化．通过引入预增益级和Latch级，改进了内部比较器的结构，降低了静态功耗，提高了转换精度和工艺的可靠性．仿真结果表明，设计ADC的分辨率可达14bit，其1NL提高2倍以上，功耗8．25mW．该设计可利用0．6μm2P2M标准的CMOS工艺实现．     

一个采用新颖的混合电容切换模式的SAR ADC设计

提出一种应用于逐次逼近型模数转换器的混合电容切换模式。该模式包含两个幅度相同但单调性相反的开关电容阵列, 无需任何额外的稳压电源和电容补偿阵列, 通过差分电压自身的互相补偿, 实现共模电压的稳定。利用上述技术, 基于0.18 μm的CMOS工艺实现一个转换速率为50 MS/s, 分辨率为10-bit的SAR ADC。设计过程中采用开窗逻辑, 减小了比较器输出信号到DAC 控制信号的传输时间; 采用包含自适应延时逻辑的比较环路, 缩短了SAR ADC低位比特的转换时间。测试结果表明, 所设计的SAR ADC在50 MS/s 的转换速率下, 可以实现57.31 dB的SNDR, 1.81 LSB的INL以及0.98 LSB的DNL。     

一种用于CMOS图像传感器的10位高速列级ADC

提出了一种适用于高速小尺寸像素的列级ADC,该ADC采用单斜ADC(single-slope ADC,SS ADC)与逐次逼近ADC(successive-approximation ADC,SA ADC)相结合的方式在提高模数转换速度的同时减小了芯片面积.SS ADC实现5位粗量化,SA ADC实现5位细量化,SA ADC中5位分段电容DAC的桥接电容采用单位电容并利用区间交叠方式实现了误差校正.采用GSMC 0.18,μm 1P4M标准CMOS工艺对电路进行设计,仿真结果表明:所提出的列级ADC在167,kHz/s采样率和3.3,V电源电压下,有效位数9.81,每列功耗0.132,mW,速度比传统SS ADC提高了22倍.     

两种扩展电流舵型DAC位数的结构的设计

分析了电流舵型数模转换器(DAC)通过增加一路电流以扩展位结构,其最大弊端是降低了原DAC的静态误差参数。并以此提出了电阻分压扩展结构与电容分压扩展结构。这两种结构能在不影响原DAC静态误差参数的情况下以面积与功耗或者速度的代价扩展DAC的位数,提高其精度。基于IBM0.18μmCMOS工艺模型,在Spectre下对两种结构进行仿真验证,结果与理论推导相符。     

适用于双载波-正交频分复用超宽带系统的数据转换器设计

国家超宽带(UWB)标准采用了双载波-正交频分复用技术(DC-OFDM),此设计基于该标准的超宽带系统中用数据转换器,包括一个单片集成4通道650 MS/s 8 bit电流舵数模转换器(DAC)和一个单片集成4通道300 MS/s 6 bit折叠内插模数转换器(ADC),在印刷电路板(PCB)上实现集成.DAC设计着重考虑电流源的匹配,并且采用降摆幅电路提高动态性能,当输入频率为68 MHz时,单个子DAC无杂散动态范围(SFDR)可以达到51dB以上;ADC采用级间流水线开关降低放大器建立要求,采用有源内插进一步降低比较器失调影响,单个子ADC信噪失真比(SNDR)在整个奈奎斯特频带内都保持在32 dB以上.     

高效的五基数剩余数至二进制数转换器设计

针对混合基算法无法同时处理多个模而导致基于此算法的剩余数至二进制数转换器面积和延时较大的问题,提出了一个基于中国余数定理的高效并行的转换算法,并给出了相应的电路实现.该算法采用五基数模集合{2n-1,2n,2n+1,2n+1-1,2n-1-1}同时处理5个模,消除了所有超过动态范围的项,电路完全由加法器构成.实验结果表明,相比同类的转换器,文中的转换器节省了12%的面积,并使计算速度提高了14%.