应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

应用于全数字锁相环中的精度可调的时间数字转换器（英文）

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

线下引发线上：非遗微博传播效果的影响因素及实证分析

提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65nm low leakage工艺下工作频率在100~400MHz的全数字DDR接口模块,总面积4 298μm2,DLL面积2 350μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.     

基于MRV原理的锁相环抖动BIST电路优化与实现

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析.     

一种采用标准数字单元实现的5bit 100MS/s全数字闪烁型模数转换器

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保持电路的开关和保持电容也使用数字库中的合适器件代替.该模数转换器完全采用标准数字单元库中的单元搭建而成,与传统实现方法相比,在功耗、面积及设计复杂度上均有了较大程度的改善.电路采用TSMC 65nm工艺设计,核心面积为0.02mm2,在采样频率为100MS/s的情况下,后仿真功耗低达0.6mW,SFDR为37.89dB,ENOB为4.55bit.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

带DLL反馈的延迟内插法TDC在FPGA上的实现

本文设计了在FPGA上实现的一款带全数字的延时锁定环(DLL)反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温(-55~125℃)测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8%,16.5%,16.7%.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.     

抗单粒子瞬态的辐射加固压控延时单元

为解决空间应用的延迟锁相环中压控延迟线易受单粒子扰动问题,提出了一种加固的压控延迟线结构。在分析了传统压控延时单元的单粒子敏感性基础上,通过在延时单元的输出节点之间增加2个NMOS管和2个PMOS管形成正反馈结构,提高了延时单元的抗单粒子瞬态特性。在输入参考时钟为1 GHz时,先通过计算机辅助设计技术(TCAD)混合仿真验证了该单元的加固效果:当LET值?_1为20 MeV·cm~2/mg时,提出的加固结构将电压扰动幅度降低了44.9%;当LET值?_2为80 MeV·cm~2/mg时,翻转电压降低幅度为23.7%。再基于Spice仿真,验证了在延迟锁相环实际工作的锁定状态下,该结构起到了抑制压控延迟线中单粒子瞬态的作用。仿真结果表明,对比传统的加固方法,提出的加固压控延迟线结构在只付出13.6%的面积增加代价下,在533 MHz～1 GHz的频率范围内实现了对两种LET值下的单粒子瞬态免疫。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种应用于数字电源的模数转换器的设计

设计了一种应用于数字电源控制器的模数转换器,和传统的模数转换器不同,该模数转换器采用两步转换的结构,功耗低,面积小.通过模数转换器与数字脉宽调制器共用延迟锁定环,面积和功耗进一步降低;通过在斜波信号发生器中使用电流舵技术,提高了斜波信号发生器的线性度;通过数字逻辑的优化设计,解决了时间数字转换中两步量化同步和匹配的问题.该模数转换器采样频率为1MS/s,目标有效位为8bit.芯片在SMIC0.13μm CMOS工艺下流片,功耗为60μW,面积为0.03mm2,有效位达到6.5bit.     

抗谐波锁定的延时锁相环

为了解决传统延时锁相环(DLL)结构在宽频率锁定范围中的无法锁定和谐波锁定问题,在传统DLL结构中加入启动控制电路,使DLL在上电阶段把环路滤波电容上的电压充电至电源电压,从而使压控延时线的初始延时在上电后达到最小,并且小于输入参考信号的1个周期.设计了带开关控制的鉴相器,将DLL的锁定过程分为粗调和微调两个阶段,压控延时线的延时在粗调阶段只能逐渐增大,在微调阶段微调,直到延时为输入参考信号的1个周期,从而克服了无法锁定以及谐波锁定的问题,而且减小了DLL的锁定时间.采用GSMC 0.13μm1P7MCMOS工艺设计、1.2 V的电源电压进行仿真,结果表明该DLL工作频率范围为300～500MHz,功耗小于3mW.     

Service Provider Interface技术研究及实现

防火墙作为一种网络安全工具已得到广泛的应用.结合当今的防火墙技术,给出了一个网络防火墙的设计方法.利用Winsock 2 SPI编程接口,编写自己的基础服务者,实现一种安全的防火墙结构.在Windows平台下,防火墙的基本原理都是对网络数据包的拦截过滤.包过滤防火墙采用了工作在应用层的Winsock 2 SPI作为其核心技术,编写动态链接库(DLL),用户通过调用DLL实现数据包的过滤.此方法具有编程、调试方便,容易实现内容过滤等优点,在防火墙方面得到广泛的应用.     

用FPGA实现高频时钟的分频和多路输出

FPGA(现场可编程逻辑门阵列)内部集成了四个全数字片内延时锁定环电路(Delay—Locked Loop，编写为DLL)，利用它能够实现对芯片输入时钟的零延时输出和时钟倍频，分频以及镜像操作等多种控制功能。本就是用DLL的功能来实现对64MHz的高频时钟的分频和多路输出。     

一种抗单粒子瞬态加固的压控延迟线设计

延迟锁相环中的压控延迟线是对单粒子事件（single event, SE）最敏感的子电路之一,其主要包括偏置电路和压控延时单元.利用双指数电流拟合3-D TCAD混合仿真中的单粒子瞬态（single-event transient, SET）电流,分析了压控延迟线对SE的敏感性.根据响应程度和电路结构的不同,对偏置电路进行了冗余加固;同时,对压控延时单元中提出了SET响应检测电路.在输入信号频率为1 GHz,电源电压1.2 V,入射粒子LET值为80 MeV·cm2/mg的条件下,Spice仿真表明:和未加固电路相比,偏置电压V_bn和V_bp在受到粒子轰击后,翻转幅度分别下降了75%和60%,消除了输出时钟信号中的丢失脉冲;设计出的检测电路能够将各种情况下有可能出现的SET响应指示出来,提高了输出时钟信号的可靠性.      

GNSS软件接收机算法设计与仿真测试

从GNSS（global navigation satellite system）软件接收机的总体结构出发,阐述了GNSS软件接收机基本原理,设计了GNSS软件接收机的信号相关器及其工作流程,介绍了基于FFT的码并行搜索策略,在信号跟踪中详细给出了载波环路中的鉴相器和鉴频器设计。对于导航定位解算,讨论了各项误差的处理方法,包括钟差和简化的等效对流层误差模型,并给出了最小二乘法的具体实现步骤。仿真结果表明,软件接收机中采用伪码并行捕获方法、DLL环与FLL环辅助下的PLL环路算法可获得良好的效果。在考虑星钟误差、对流层误差、电离层误差和地球自转引起的偏差等误差源的条件下,最小二乘法解算的单点定位结果满足要求。     

基于FPGA的GPS接收机跟踪环路设计与实现

为提高GPS基带芯片跟踪环路的性能,提出一种基于FPGA跟踪环路的具体设计与实现方案.研究了GPS接收机跟踪环路的基本原理,在分析现有算法的基础上,采用锁频环辅助锁相环、动态码环和载波环辅助码环策略,利用Xilinx公司FPGA软硬交互工作方式的优点,在一片FPGA芯片上实现整体方案.该设计方案可提高系统的运行效率,节省系统资源,降低硬件成本.试验结果验证了其可行性与有效性.     

低压电力线载波局域网系统的设计与实现

提出了一种基于电力线载波调制器ACPL8300的新型低压电力线载波局域网的设计与实现方法.为使网络具有快速的路由查找和灵活的配置,本系统利用ZigBee的协议栈和路由算法,设计了具有类似ZigBee网络体系结构的小型电力线载波网络并通过嵌入式编程实现.实验结果表明,该网络能够提供稳定的通信质量和智能化的网络管理,因此这种设计可以有效提高网络性能,以满足实际应用的需要.     

应用网络仿真器研究Internet协议

研究分析当前网络通信研究与设计领域应用广泛的网络仿真器,讨论开放源代码的网络仿真器ns2的内部原理与实现,应用ns2对Internet协议稳定性问题进行了仿真研究,结果表明在网络延迟增加甚至链路带宽增大后协议将不稳定.     

消除GPS多径误差的重构相关曲线法研究

无论是单条或者多条多径信号,都会对GPS测量造成主要的和难以克服的多径误差.多径误差的直接表现就是使得GPS接收机输入信号与本地C/A码发生器复制信号的相关曲线的峰值点发生偏移.为此,以相关曲线峰值点偏移特征为研究对象,提出一种消除多径效应引起的GPS伪距测量误差的新方法.该方法通过重构相关曲线,使其峰值点与直达信号的峰值点位于同一相关延迟点上,并使二者相关码片的宽度相等,从而消除延迟锁定环(DLL)的跟踪误差.仿真结果表明,该方法简单有效.     

无线多媒体传感器网络的关键技术研究进展

本文从网络传输层面综述了无线多媒体传感器网络的总体架构、节点的硬件组成和网络协议栈架构,并对影响其实用化的最关键技术低延时和低能耗网络设计技术做了介绍。在此基础上给出了关键网络传输技术在未来实现突破的方向,即低延时的实时MAC技术,低延时、低能耗的路由关键技术,多媒体信息安全技术,面向多核和众核的多媒体终端设备的研制和多模态软件构件技术的研究以及高压缩比的多媒体信息流压缩编码技术等等。