Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

Booth编码在补码乘法中的应用

在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了在应用Booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

32位并行浮点乘法器设计

讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证.     

32×32高性能乘法器的全定制设计

编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.     

32位并行浮点乘法器设计

本文讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后并给出了设计结果与验证。     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

二次Booth编码的大数乘法器设计

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码的Booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶Booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。     

三值光学计算机的40位乘法例程

针对三值光学计算机的特点, 利用其运算器可重构、数据位数众多、MSD 加法器无进位延时等优点, 设计并实现了一种用于三值光学计算机的40 位乘法例程. 该例程采用三值光学计算机中通用的MSD数表示数值, 通过三值逻辑中的M变换产生部分积, 再运用两两相加迭代的计算方法对部分积进行了MSD加法求和, 得到乘积, 其中M变换采用了一种比较特殊的快速变换实现方案, 而部分积的MSD 加法求和则采用流水技术来实现. 详细给出了这个乘法例程的具体实现步骤和模拟实验细节, 并与电子计算机中类似的乘法器做了运算复杂度对比分析.     

乘法器模块在FPGA中的实现

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FPGA的数字乘法器模块,包括传统乘法器,LUT乘法器和Booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusⅡ软件对所编写的Verilog程序进行编译综合,这里用到的FPGA芯片是Altera公司生产的cycloneⅡ器件,最后对结果进行了说明。     

32位时延无关异步流水线乘法器设计

提出采用Heaviside函数建立可精确描述门限门行为的数学模型，该数学模型可描述门限门的置位、复位行为．针对异步单轨逻辑健壮性差的缺点，基于零协议逻辑(Null Convention Logic)设计了双轨逻辑的时延无关32位异步流水线乘法器．乘法器基于改进的Booth编码和Wallace树．该乘法器与采取同样结构的同步乘法器的仿真结果表明，前者的性能提高了近4倍．     

10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

基于FPGA单精度浮点乘法器的设计实现与测试

采用VHDL语言，在FPGA上实现了单精度浮点乘法器的3种算法——基本的迭代算法、阵列算法和Booth算法，并对以上3种算法的运算速度进行了测试和比较，通过时序图说明Booth算法的优越性，并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法．     

一种旨在优化速度的多功能乘累加器设计

介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。     

基于VHDL语言的神经网络激活函数随机运算的实现

为节省硬件实现中的资源数量,基于状态机原理并采用随机运算实现神经网络非线性激活函数的方法,给出了S型激活函数的数字逻辑实现,用硬件描述语言(VHDL)对该算法进行了软件设计与实现,并在Modelsim SE 6.2仿真平台上进行了仿真测试.该设计有利于程序的随时修改,可节省大量硬件乘法器,有效缩短设计周期,满足了神经网络超大规模集成电路的需要.     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

新结构重心法去模糊单元电路设计

为解决模糊控制器电路设计中的去模糊运算问题,提出了一种数模混合电路实现的模糊控制器去模糊运算单元电路设计。通过对折叠型G ilbert乘法器电路作适当的扩展,提出了多路乘法器的设计,实现了多个输入电压与一个共同的乘数电压的乘法运算,并应用该多路乘法器和运算放大器设计了归一化激活度计算电路。应用归一化激活度计算电路和加权求和电路组成了该新结构的去模糊单元电路。采用无锡上华0.6μm混合信号工艺参数设计完成。H sp ice模拟结果表明该单元电路可以完成去模糊运算工作,并作为子单元电路应用于模糊控制器的VLS I实现。