一种高效的CABAC熵编码硬件设计

本设计是一种以基于上下文的自适应二进制算术编码(CABAC)为熵编码的高效视频编码方案,通过(CABAC)硬件结构的输入输出模块优化和算术编码模块优化来提高整体架构的效率及主频.在输入模块优化方面,采用四级缓存输入和残差系数优化传输;在算术编码模块优化方面,通过上下文模型索引预读取、预归一化查表和并入串出码流输出设计,提高整体架构的工作效率及主频,降低资源消耗,实现高效流水线高主频硬件架构.硬件设计使用90 nm标准单元库进行综合,可在工作频率为370 MHz下实现流水线,使用电路门数为43.49×10~3.该处理速率及吞吐率可支持HEVC标准的通用测试条件下1 080 P视频30帧·s~(-1)的实时编码.     

HEVC帧内率失真优化预测模式的并行流水线硬件设计

近年来，随着人们对视频数据需求的不断增加，视频的分辨率和帧率也在不断地提高，而实时视频序列的压缩编码速度往往受到帧率和分辨率的影响，分辨率和帧率越大，编码所需要的时间越长。为了实现更高分辨率和更高帧率的视频序列实时压缩编码，文中设计了一种新的帧内率失真优化预测模式的并行流水线硬件架构，该架构支持最大64×64编码树单元的帧内预测编码。首先设计了9路预测模式并行方案；然后，按照Z型扫描顺序实现以4×4块为基本处理单元的流水线硬件架构，并复用32×32预测单元的预测数据，用以代替64×64预测单元的预测数据，减少运算量；最后，基于该流水线架构，提出了一种新的哈达玛变换电路，用以实现高效的流水线处理。实验结果表明：在Altera Arria 10系列的现场可编程门阵列上，该9路模式并行架构仅占用75 kb的查找表和55 kb的寄存器资源，主频可以达到207 MHz，完成一个64×64编码树单元的预测仅需要4 096个时钟周期，最大能够支持1 080 P分辨率99 f/s全I帧的实时编码；与已有设计方案相比，文中方案能够用更小的电路面积实现更高帧率的1 080 P实时视频编码。     

基于高效率视频帧内编码的快速编码单元和预测模式决策算法

针对高效率视频编码采用四叉树分割和35种模式预测等技术来提高视频编码质量,但引起算法复杂度剧增这一问题,本文利用当前编码单元及其相邻单元空间相关性对当前编码单元分割模式进行预测,从而快速决策编码单元的分割模式.此外,通过跳过若干低概率预测模式的率失真最优化处理过程,实现了一种快速的预测模式决策算法.测试结果显示,提出的算法可以平均减少53%的编码时间,并保持BDBR仅为1.17%的良好编码质量.      

采用HEVC的精细可分级编码

针对新一代的视频编码标准HEVC(high efficient video coding),提出一种改进的精细可分级编码方案.该方案的基本层采用HEVC的编码器,提高了基本层的编码效率;通过统计编码单元的分割方式,自适应找到图像中的细节区域;采用选择增强技术,提高细节区域的图像质量.实验结果表明:编码方案能够精细匹配信道带宽的变化,且基本层与增强层相互独立,不会带来误差传递;利用HEVC编码单元的分割方式,可以自适应找到视频序列图像中的细节区域,对运动区域进行提升,视频图像的主观质量有了很大的改善.     

一种基于RAM的QC-LDPC码新颖编码架构研究

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic low density parity-cheek,QC-LDPC)的编码器实现方法.采用RAM存储校验位,并引入指针来指示RAM的地址方法.从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出.由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率.     

HEVC标准的多层视频编码扩展

随着网络和视频技术的飞速发展,越来越多新的视频应用需要制定相应的国际标准,如3D视频、多视点视频、可分级视频、超高清视频、屏幕内容等。为此,JCT-VC和JCT-3V针对这些需求进行HEVC多层视频编码扩展标准的开发,形成了HEVC的4个附录。针对多层视频编码,HEVC扩展有多处重要改进,提供了多项先进的编码工具,文中对此进行简要分析和介绍。     

一种基于RAM的QC-LDPC码新颖编码架构研究(英文)

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic lowdensity parity-cheek,QC-LDPC)的编码器实现方法。采用RAM存储校验位,并引入指针来指示RAM的地址方法,从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出。由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率。     

H.264视频编码中的快速失真与速率估计算法

H.264视频编码标准采用率失真优化技术追求更高的编码效率。针对每一个宏块,编码器需要遍历多种帧内和帧间模式,复杂度较大,提出了模式选择中速率和失真的快速估计算法。该算法省去了模式判决中的反变换和熵编码过程,利用频域系数来直接估计宏块的编码失真和速率,且失真的估计能适于不同的宏块类型,速率的估计能自适应于视频的内容。仿真结果表明,对于多种类型的视频序列,该算法相对于参考算法能够提供较高的估计准确度,在保持编码率失真性能下降不多的条件下,节省了约35%的模式决定时间。     

JPEG标准中熵编码模块的硬件实现

为了研究JPEG中熵编码模块硬件实现过程,概述了JPEG标准的熵编码原理．讨论了基于FPGA的熵编码器的功能,以及按功能划分的帧组装器、预解码器、熵编码模块和码流组装器4大模块的实现．同时针对直流系数差分编码和直接编码对水声图像的影响做了比较,结果表明直接编码对压缩比影响不大．对熵编码器进行了仿真验证,结果表明了本设计的正确性．     

应用多恰可感知失真等级的视频感知编码

为了对视频编码中的视觉感知冗余进行充分挖掘,提升视频的主观质量,根据人眼感知特性对视频内容进行分类,建立了一种更符合人眼感知的多恰可感知失真等级视频感知失真测度模型,并将其应用于高效视频编码(HEVC).通过改善传统编码器的比特分配方式,对帧内编码帧与帧间编码帧分别进行处理,根据重分配的比特更新量化参数(QP),实现了视频感知编码.实验结果显示:与HEVC标准测试模型(HM)中的方法相比,提出的算法能够在近似同等的码率下获得更好的视频主观质量.     

浅谈视频编码技术

多年来,图像和视频编码技术经历了一系列变革,从第一代典型的基于像素编码器到第二代基于分割、分形、模型等编码器。但第二代视频编码器中仍有许多编码技术还有待于进一步的研究和探索。本文主要从编码器的结构原理来探讨视频编码技术,希望能够与同行相互交流共同进步。     

一种结合H.264/AVC CABAC熵编码器特征的视频选择性内容加密算法

为了对数字视频内容进行快速高效加密,提出了一种新的选择性内容加密算法.在H.264/AVC的场景自适应算术编码（CABAC）熵编码器的“二进制算术编码”阶段引入伪随机化.通过CABAC熵编码器的M编码器,自身完成视频数据单元的加密操作,无需额外的加密模块.实验表明：新算法不会降低CABAC熵编码器的压缩效率,加密后的视频码流有效地隐藏了源视频的可视信息.     

H.264/ACV标准中的熵编码技术研究

H.264/ACV标准压缩系统由视频编码层（VCL）和网络适配层（NAL）两部分组成。在视频编码层VCL中的熵编码（entropy coding）技术采用基于内容的自适应变长编码CAVLC与—致变字长变码UVLC相结合的编码和基于内容的自适应二进制算术编码CABAC。自适应的算术编码可以使编码器自适应采用动态的符号概率统计,因此可以利用已编码符号的概率统计使算术编码更好地适应当前符号的概率,从而提高编码效率。     

高效率视频编码快速模式判决算法

为了降低高效率视频编码(HEVC)的编码复杂度,提出一种新的快速模式判决算法.考虑到视频帧的纹理特性和编码中所采用的量化参数影响最优编码单元(CU)模式的选择,首先提取前一帧的平均分割层数和其最大编码单元(LCU)的最小分割层数来预测当前帧对应位置处LCU的最小分割层数,以跳过部分大块CU的模式判决;然后计算当前CU的运动矢量差值和预测残差系数来决定CU的最大分割层数,以避免小块CU的模式判决.实验结果表明,与原始的HEVC编码方法相比,高效率视频编码快速模式判决算法可平均降低51％的编码复杂度,而编码比特率平均只上升了0.69％.     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

随机网络编码的卫星时隙ALOHA碰撞重传策略

针对卫星时隙ALOHA系统中,由于接入往返时延过高而导致传统物理层网络编码碰撞重传机制效率不高的问题,提出一种基于随机网络编码的卫星时隙ALOHA碰撞重传策略。该策略在物理层网络编码的基础上引入随机网络编码,通过对源节点数据分组随机编码,接收节点采用运算编码线性组合的方法获得原始数据分组。设计了适合该策略的数据分组格式并对该策略进行建模分析,对系统吞吐率和时延进行了理论推导。仿真结果表明,与传统的物理层网络编码碰撞重传机制相比,该策略有效地减少了50%重传时隙数,并在用户数较小的情况下,具有较高的系统吞吐率。     

高性能的图像无损压缩知识产权核设计

为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1 472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。     

基于工作站机群系统的H.264并行视频编码

基于工作站机群系统研究了H.264视频编码的并行实现方法以增强视频编码实时处理性能,对实现过程中的并行处理策略和数据划分方法进行了深入分析,在多种层次上剖析了各种方法的优势与不足,指出采用联合调度策略的并行编码系统能够在实时高效编码的同时获得可扩展性和低时延.对采用联合调度策略的并行编码系统进行了系统的性能分析,并且导出了该类并行视频编码系统"加速比"的计算关系式,表明增加并行处理节点数和减小"同步等待时间"与"基本数据单元处理时间"的比值可以提高该类并行计算系统的加速比.     

H.264视频编码中的快速失真与速率估计算法

H.264视频编码标准采用率失真优化技术追求更高的编码效率。针对每一个宏块,编码器需要遍历多种帧内和帧间模式、复杂度较大;提出了模式选择中速率和失真的快速估计算法,该算法省去了模式判决中的反变换和熵编码过程,利用频域系数来直接估计宏块的编码失真和速率,且失真的估计能适于不同的宏块类型,速率的估计能自适应于视频的内容。仿真结果表明,对于多种类型的视频序列,该算法相对于参考算法能够提供较高的估计准确度,在保持编码率失真性能下降不多的条件下,节省了约35%的模式决定时间。     

基于BWDSP的HEVC熵编码的复杂度分析与优化

为了优化BWDSP平台上高效视频编码(high efficiency video coding,HEVC)熵编码算法,文章基于BWDSP仿真平台对熵编码复杂度进行了深入分析,并结合BWDSP搭载的硬件资源,从对不同尺寸的变换系数块熵编码算法结构的优化、存储器优化和线性汇编优化3个不同层级的组合优化方案进行优化处理,提出了一种基于乒乓缓存的DMA数据传输优化方案,设计了一种基于单核DSP的多任务级并行处理的优化方案。实验结果表明,经过优化的HEVC熵编码的运行速度显著提高,平均加速比达到15倍。