基于IBIS模型的CMOS电路同步开关噪声的计算和优化

基于高速数字I/O缓冲器瞬态行为模型计算并优化了CMOS集成电路的同步开关噪声（SSN）,阐述了用IBIS（I/O Buffer Information Specification）数据文件构造高速数字I/O缓冲器的瞬态行为模型的推导过程,利用序列二次规划法（SQP）对CMOS电路的寄生参数和传输线的主要物理参数进行了优化分析,减小了CMOS电路的SSN。     

高精度带隙可编程基准电流源的设计

提出了一种新的CMOS高精度带隙可编程基准电路,设计了高精度运放电路和可编程基准电流源电路结构。整个电路采用的是0.18μm标准的CMOS工艺,仿真结果表明,温度在-40～120℃范围内时,基准电压变化为3.2mV。该电路已成功应用于14位高速DAC中,所设计的DAC转换器的输出电流范围为8～32mA。在应用中可根据实际需求,通过调节改变输出电流大小。     

高速CMOS电路合理结构的设计

本文仔细地分析了铝栅和条状硅栅CM。S结构的节点电容与几何结构、物理、材料和工艺参数关系;推出了较为精确的节点电容表达式;提出CMOS倒相器、与非门、或非门等基本单元电路设计合理结构的理论,为决定申,小规模高速CMOS电路各级门电路经济合理的几何结构提供了一种有价值的设计方法,是提高CMOS电路速度一种有效途径。本设计理论已应用于六倒相器,计数器等多种条状栅CMOs电路的设计,并获得令人满意的交流参数。     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.     

用于高速PLL的CMOS电荷泵电路

提出了一种应用于高速锁相环中的新型CMOS电荷泵电路．电荷泵核心部分为一带有参考电压电路的双管开关型电路,并对运放构成的反馈回路进行了改进,降低了电荷泵输出电压的抖动．电路采用chartered0．35μm 3．3 V CMOS工艺实现,模拟结果表明电流源输出电压在1～3V区间变化,其输出电流基本无变化,上下电流的失配率小于0．6％,具有很高的匹配性．在3．3V电源电压下,电荷泵输出电压的范围为0～3．1V,具有宽摆幅和低抖动（约0．2mV）等优点,能很好地满足高速锁相环的性能要求．     

一种高速CMOS预放大锁存比较器

介绍了一种适合于高速模数转换器(ADCs)的预放大-锁存(preamplifier-latch)CMOS比较器.此电路结构包括一个预放大器、锁存比较器和输出缓冲器.在预放大器和正反馈锁存比较器之间加入分离电路,以此来减少回扫(kickback)噪声对电路的影响.采用0.35 μm标准CMOS工艺库,在Cadence环境下进行仿真,该比较器在时钟频率为500 MHz,采样频率为40 MHz的时候,可以达到30 μV的精度,功耗大约为0.6 mW.     

基于和图分解的三值电流型CMOS电路设计及算法研究

本文在分析了电流型CMOS电路的物理结构特点后,定义了适用于电流型CMOS电路设计的运算及电路结构.针对二变量三值电流型CMOS电路,引入了函数基本项及其和图.然后通过和图分解,将多值逻辑函数分解为适合电流型CMOS电路实现的子函数,从而得到对应电路.举例说明了分解过程和具体二变量三值电流型CMOS电路的设计过程.设计结果表明了该算法的有效性和可操作性.     

高速模数转换器中格雷码与二进制编码对比

为了实现高速模数转换器中的编码电路,研究了编码电路常用的格雷码和二进制编码2种编码方式.结合模数转换器的实际工作条件,从误差来源、误差分布、整体功耗、电路规模等方面对2种编码进行了对比.分析结果表明,在不同的应用条件下2种编码方式具有各自的优缺点,在量化位数较低的情况下,二进制编码比格雷码在某些方面更具有优势.最后基于一个量化精度为6位的高速模数转换器,在中芯国际(SMIC)0.18μm互补金属氧化物半导体(CMOS)工艺下,采用二进制编码方式设计了一个高速编码电路.实际测试结果表明,该编码电路在2GHz速度下工作状态良好.     

一种低功耗高精度电流比较器的设计

针对传统电流比较器功耗高、精度低等问题,提出了一种基于Wilson电流源的CMOS电流比较器电路.它由Wilson电流源、差分放大器和输出增益级3部分组成.由于Wilson电流源具有较好的恒流特性以及较高的输出阻抗,所以该电流比较器具有较高的比较精度和低延迟的传播特性.采用TSMC 0.18 CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,该电路具有较高的比较精度,当参考输入电流为5 nA时,电路正常工作.当输入差分电流为1μA时延迟为2.2 ns,电路的功耗在TT(typical)工艺角下为95μW.结果表明,该CMOS电流比较器具有较大的速度/功耗比,性能受工艺偏差影响较小,适用于高速、低功耗电流模集成电路.     

带校准的高速MIPI电路设计

文章设计了一种用于高分辨率有源矩阵有机发光二极体(active-matrix organic light-emitting diode, AMOLED)手机显示驱动芯片的移动产业处理器接口(Mobile Industry Processor Interface, MIPI)电路,基于移动电话的显示屏串行接口(Display Serial Interface, DSI)协议设计了物理层电路,对于图形数据采用高速传输,对于指令采用低速传输,这样在保证数据传输速度的同时节省了功耗;为了确保高速比较器的精度,设计了高速比较器校准模块来减小输入失调引起的误差。该电路采用UMC 80 nm的CMOS工艺,高速比较器的精度为5 mV,后仿实现了单通道1 GHz的传输速率,实现了高速高精度的设计目标。     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

CMOS集成电路闩锁效应的形成机理和对抗措施研究

以反相器电路为例。介绍了CMOS集成电路的工艺结构；采用双端pnpn结结构模型，较为详细地分析了CMOS电路闩锁效应的形成机理；介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成。这是CMOS集成电路得到广泛应用的根本保障。     

一种用于接收器的高精度片上匹配电阻电路

接收器电路是高速串行接口电路中关键模块.基于数字化模拟电路和负反馈动态调整技术设计了一种用于高速串行接口USB2.0接收器的高精度片上匹配电阻电路.使用TSMC(Taiwan Semiconductor Manufacturing Company Ltd)的CMOS 0.25 um混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在500Mbps的高速时钟信号作用下,所设计的匹配电阻阻值稳定在[44.3Ω,45.6Ω]范围内,最大稳定时间6μs,平均误差±1.45%,最大误差1.56%;整合了这种高精度片上电阻的USB2.0接收器可以正确接收500 Mbps高速串行数据.     

8位600MS/s CMOS超高速并行模数转换器的仿真分析与设计

描述了一个高速并行(Flash ADC)模数转换器的仿真分析与设计.该模数转换器运用反相器阈值电压量化技术(Threshold Inverter Quantization,TIQ)进行设计,使得使用普通CMOS数字工艺也可获得很高的采样速度.在文中,一个使用TSMC0.25μm工艺的8位TIQ CMOS并行模数转换器被设计出来并加以仿真分析.该模数转换器采样速度可达600MS/s,工作电压为2.5V时功耗约为154.506mW,占用的面积约为0.2mm2.特别适用于高速低电压SoC电路的设计.     

利用频率控制反馈环实现CMOS高速放大器

分析了CMOS器件中限制放大器带宽的因素,并由此提出一种频率控制反馈方式来实现高速放大器,可将放大器的3 dB带宽扩展至10 GHz以上.采用低通网络分析法和零极点分析法对该方式扩展带宽的机制进行了分析,分析过程中引入了螺旋电感的集总电路模型.仿真结果表明,使用0.18 μm CMOS工艺设计的级连高速放大器,其3 dB带宽可达10 GHz以上.     

基于嵌入式系统的低能耗CMOS电路

为了提高CMOS电路的能耗转化效率,设计了基于嵌入式系统的低能耗CMOS电路.根据CMOS电路中硬件电路的动态能耗和静态能耗产生的条件,嵌入式系统分别采用点对点休眠和硬件层参数管理的方式进行控制,大幅度降低了CMOS电路的平均能耗.仿真实验结果表明,该电路可以提高静态能耗的转化效率,在动态能耗的处理中具有良好的动态收敛性.     

封闭硅栅CMOS电路经济结构设计

本文分析、研究封闭硅栅CMOS电路的结构特点及其经济结构的设计,找出每级倒相器、与非门和或非门基本门电路比较经济、合理的几何结构,得到具有较经济的T_D/(W/(L_ef)值。该设计方法适用于中、小规模封闭结构的CMOS电路,并已应用于六倒相器、4×2与非门、4×2或非门等多种低压高速门电路的设计,取得较满意的结果。     

嵌入式系统CMOS电路节能设计

利用蒙特卡洛理论分析CMOS电路无时延和有时延电路平均功耗间的关系,估计时延功耗平均值,然后将电源电压转换时间设置为给定的常数,电源单体任务调度依据电压下降的顺序进行调整,减少了电源电压转换次数,从而降低动态能耗和电压转换过程中的能耗,并以此为依据设计了基于蒙特卡洛的嵌入式系统CMOS电路节能模型.实验结果表明,该模型可以有效降低嵌入式系统CMOS的电路能耗,获得理想的节能效果.     

电路设计中实现低功耗途径的探讨

CMOS电路功耗主要由动态功耗决定的，文章分析了影响CMOS电路功耗的主要因素，同时指出了降低CMOS电路功耗的主要途径，并介绍了一些低功耗器件的设计方法和低功耗的设计技巧．