固相反应形成硅化钛薄膜性质的研究

在超大规模集成技术中,有关自对准硅化钛MOS器件工艺的研究正在日益深入.这一工艺通过对淀积的难熔金属膜进行适当的热处理,形成自对准的MOS器件的栅互连电极与源漏区接触.在Ti/Si系统热处理过程中,氧玷污是一个影响硅化钛形成及其性质的重要因素.本工作提出了用表面覆盖层抑制氧玷污而使形成优良硅化钛薄膜的方法,同时也试验了用快速退火技术形成硅化钛薄膜的工艺. 实验中采用的衬底材料为:P-(111)、P-(100)单晶硅和氧化层上淀积的n~+掺杂多     

用钛硅化过程中释放的空位消除离子注入射程端缺陷

在顶非晶化硅衬底上淀积Ti金属膜,经600℃及850℃.60分钟退火形成硅化钛.在Ti硅化过程中释放的空位能消除硅衬底上的射程端缺陷.而没有淀积Ti膜的预非晶化硅样品,即使退火温度高达1000℃,射程端缺陷也不能完全被消除.     

硅化物／硅欧姆接触特性研究

本文报道了利用ＸＲＤ、ＲＢＳ、ＳＰＲ、ＡＥＳ、ＳＥＭ、ＴＥＭ和Ｋｅｌｖｉｎ电阻桥法（ＣＢＫＲ）等测量技术系统地研究化钛／硅，硅化钴／硅欧姆接触特性。实验结果表明：硅化钛（硅化钴）／硅欧姆接触电阻率（Ｐｃ）不仅受表面层掺杂浓度而且也受退火温度，杂财分布及硅化物／硅介面形貌等因素影响。     

退火对SOI材料电阻率的影响

在SIMOX SOI材料外延生长硅层时,存在电阻率较高的过渡层.对衬底研究表明,SOI层呈现高阻.采取不同温度对衬底进行退火,结果表明:合适的温度退火可以明显降低SOI层电阻率,对外延硅层后的SOI材料进行退火,也可以部分降低外延层电阻率,减少外延层中高阻层厚度.     

电子束蒸发沉积制备高度晶体取向的CeO2薄膜

为了得到CeO2为埋层的新型SOI(Silicon On Insulator)材料，采用电子束蒸发沉积及后期退火处理的方法制备得到了高度(111)、(311)晶体取向的CeO2薄膜，为进一步外延制备SOI材料打下了良好的基础。同时，从热力学角度就退火对CeO2薄膜晶体取向的影响机理进行了初步的探讨。由于CeO2(111)、(311)面为密排面和次密排面，在结晶化过程中所需克服的能垒最低和次低，所以，退火后形成了(111)、(311)结构的CeO2薄膜。     

硅上硅化钛相变和生长动力学研究

用RBS及X线衍射研究了硅上钛薄膜退火时形成硅化物的相变和生长动力学。650℃退火形成TiSi_2相,TiSi_2层生长服从Kidon抛物线层生长规律。     

中子辐照半绝缘硅衬底上的SOI技术

本文描述了一种新奇的 SOI 技术:中子辐照单晶硅形成半绝缘材料,经激光扫描退火恢复表面层的半导体特性并由此组成了 SOI 结构。在这个结构上我们制作了 n 沟 MOSFET。本文研究了这种半绝缘层的性质,这种技术的工艺流程和条件以及用这种方法制得的 MOS 器件的性能.     

NH_3等离子体增强热处理形成硅化钛导电薄膜

本文介绍制备均匀硅化钛导电薄膜的一种新方法,高频NH_3等离子体和感应加热的共同作用,使淀积在硅片表面的Ti膜产生氮化和硅化反应,实验表明,在低气压下NH_3等离子体增强的Ti膜表面氮化,可以有效地克服通常很难避免的氧沾污的有害影响,有利于通过固相反应形成自对准TiSi_2导电薄膜。     

中子辐照半绝缘硅衬底上的SOI技术

本文描述了一种新奇的SOI技术:中子辐照单晶硅形成半绝缘材料,经激光扫描退火恢复表面层的半导体特性并由此组成了SOI结构.在这个结构上我们制作了n沟MOSFET.本文研究了这种半绝缘层的性质,这种技术的工艺流程和条件以及用这种方法制得的MOS器件的性能.     

MEMS开关中氮化硅薄膜工艺研究

分析了沉积薄膜厚度、PECVD的薄膜沉积温度、反应气体形成的杂质以及多层薄膜之间热应力匹配等因素对薄膜残余应力的影响.应用光刻分割聚酰亚胺(PI)牺牲层、分层生长氮化硅薄膜及快速热退火等工艺减小薄膜残余应力,成功生长出了合格的氮化硅薄膜.     

Investigation of silicon on insulator fabricated by two-step O+ implantation

In this paper, we investigated the dose window of forming a continuous buried oxide (BOX) layer by single implantation at the implantation energy of 200 keV. Then, an improved two-step implantation process with second implantation dose of 3×10¹⁵ cm^?2 was developed to fabricate high quality separation by implanted oxygen (SIMOX) silicon on insulator (SOI) wafers. Compared with traditional single implantation, the implantation dose is reduced by 18.2%. In addition, the thickness and uniformity of the BOX layers were evaluated by spectroscopic ellipsometry. Defect-free top Si as well as atomic-scale sharp top Si/buried oxide interfaces were observed by transmission electron microscopy, indicating a high crystal quality and a perfect structure of the SOI fabricated by two step implantation. The top Si/BOX interface morphology of the SOI wafers fabricated by single or two-step implantation was also investigated by atomic force microscopy.     

难熔金属及硅化物薄膜制备技术研究

本文对难熔金属及其硅化物的形成、特性进行了研究．主要对难熔金属Mo、难熔金属硅化物TiSi2、PtSi2等进行了探讨．采用溅射难熔金属、热硅化反应的手段，对解决VLSI工艺的某些问题，如：解决由于MOS电路图形尺寸缩小带来的概电阻增大的问题以及采用硅化物（如PtSi2）一阻挡层（W、MO、Ti等）一Al多层金属布线、解决欧姆接触和铝的电迁移问题起了极好的作用．     

0.18um SOI器件技术抗SET设计加固方法

本文介绍0.18um SOI器件技术中SET（Single Event Transient）的原理模型及设计加固方法,并结合工艺具体参数利用TCAD仿真工具进行了模拟仿真。探讨SET在0.18um SOI器件技术中的微观机理,提出0.18um SOI工艺SET设计加固方法。本文重点在于器件和电路级的探讨与加固,尤其是器件物理结构上的SET机理模型及加固设计。     

应变SiGe SOI p-MOSFET温度特性研究

SiGe SOI p-MOSFET在高频、高速、低功耗、抗辐射方面具有极大的优势。但二氧化硅埋层较低的热导率以及SiGe材料较低的热稳定性,使器件内部自加热效应的减弱或消除成为提高器件温度特性的关键因素。对应变SiGe SOI p-MOSFET温度特性机理进行研究,给出了三种缓解MOS—FET器件内部自加热效应的结构,并对其效果进行对比分析。结果表明：DSOI结构不适宜于低压全耗尽型SOI器件;Si3N4-DSOI结构对自加热的改善幅度较小;Si3N4埋层结构效果最好,尤其在低温领域改善更为明显。     

基于抵消干扰信号相关阵的DOA估计

讨论了异步直接序列码分多址(DS-CDMA)系统中多用户环境下的波达方向(DOA)估计问题,针对路径总数大干天线阵元数这一问题,提出了一种有效的DOA估计模式．通过抵消干扰信号的相关阵,可方便地提取出感兴趣信息;此时,采用传统的DOA估计算法即可逐次估计出各DOA信息．为改善系统性能,本文提出了2种改进措施：Mahalanobis变换法及矩阵点除算法．前者能够大幅度地提高估计精度,而后者则可避免特征值分解运算,大大降低算法复杂度．仿真实验验证了算法的有效性．     

低温CMOS－器件物理和互连特性

本文概述低温ＣＭＯＳ的器件物理及其中的互连特性。详细分析了ＭＯＳ结构中载流的冻析效应，低温迁移率和漂移速度，并讨论了ＭＯＳ器件的低温阈值特性。对低温下多晶硅和ＴｉＳｉ２等互连以及金一半欧姆接触特性，也作了扼要讨论。本文的结果和结论对于优化低温ＣＭＯＳ结构和器件参数具有一定的参考价值。     

氩弧熔覆原位合成高温抗氧化性涂层

为克服石墨在723 K以上会发生氧化反应的不足,在石墨电极表面,采用氩弧熔覆技术,以Si和Ti粉末为原料,制备原位合成的高温抗氧化复合涂层。通过热力学计算和扫描电子显微镜分析,利用X射线衍射仪进行涂层物相分析,确定涂层由SiC、TiC、TiSi、TiSi2和Ti5Si3陶瓷颗粒组成。结果表明:合金熔覆层与石墨基体的结合呈现一种连续的结合界面,没有明显的缺陷;1 573 K条件下灼烧60 min,氧化失重率为0.875%。     

SOI双槽隔离结构的耐压特性

理论推导了绝缘体上硅(SOI)双槽隔离结构的耐压模型.该模型表明,在SOI双槽隔离结构中,因隔离氧化层压降的不均衡,高压侧隔离氧化层提前发生介质击穿,从而导致SOI双槽隔离结构的临界击穿电压小于理论值.增大沟槽纵横比和减小槽间距可以减弱隔离氧化层上压降的不均衡性,提高SOI双槽隔离结构的临界击穿电压.Sentaurus器件仿真软件的模拟结果和华润上华半导体有限公司0.5μm 200 V SOI工艺平台下的流片测试结果均证明,减小槽间距和增大沟槽纵横比是提高双槽隔离结构临界击穿电压的有效方法,同时也证明了该耐压模型的正确性.