RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

基于FPGA的16位乘法器芯片的设计

文章简要地介绍了乘法器的工作原理,分析了组合逻辑电路设计方法的缺点,将流水线结构引入到设计中,采用时序逻辑电路的设计理念,利用迭代算法,在FPGA上实现了16bit的乘法器设计,在工程上得到了很好的应用。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

一种应用于嵌入式FPGA卷积神经网络加速器的串行乘法器设计

为满足神经网络中多种位宽数据计算的动态需求,从而提升硬件资源的能效,提出一种位串行乘法器设计—以1 bit的计算逻辑为核心,将多位数据的并行乘操作转化为每个周期进行1位数据乘操作的串行计算方式.为进一步提升硬件资源的利用率,在此基础上提出多通道位串行乘法器阵列同时进行多个数据的并行计算.实验结果显示,在最大支持位宽为8 bit的条件下,单通道位串行乘法器的LUT资源使用量是并行乘法器的41%,LUT资源有效利用率是并行乘法器的1.32倍;当通道数为8时,多通道位串行乘法器阵列的LUT资源使用量是多通道并行乘法器阵列的29%.该结构实现了硬件资源和性能之间的平衡——提高硬件资源的利用率从而提升计算效能.     

基于FPGA的基-16FFT模块的实现

阐述了采用Alter公司的StratixⅡ系列FPGA设计高速FFT处理器的实现方法及技巧;充分利用其芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了FFT运算;整个设计采用流水与并行方式尽量避免“瓶颈”的出现,提高系统时钟频率,达到高速处理;实验表明,此处理器既有专用ASIC电路的快速性,又有DSP器件灵活性的特点,适合用于高速数字信号处理。     

FPGA通用数字信号处理实验板的设计与实现

设计并制作了以EP2C20Q240C8芯片为核心的FPGA最小系统实验板,该实验板采用两层制版工艺,以EPCS4为配置芯片,具备AS和JTAG两种下载方式。并通过16进制计数器测试实例验证了实验板硬件电路设计的正确性和可靠性。     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

MIPS的流水线技术和基于流水线的乘法器设计

在Booth算法的基础上,结合微处理器中流水线的结构,提出了1种改进的Booth乘法器,以适合全定制版的设计,有效地减小版图的面积、简化了电路的设计,并降低了芯片的功耗。     

二次Booth编码的大数乘法器设计

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码的Booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶Booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。     

全数字化锁相倍频器的设计

提出了一种高速、高精度、全数字化电路的锁相信频器的设计，该锁相倍频 器对于切换的输入信号能保证在两个周期内锁定。对于变频信号，其频率跟踪速度也 快。在环路中使用了单片机以对输入信号的频率变化进行预测，从而进一步提高其跟踪 精度。     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

FPGA数据传输模块设计

采用FPGA模块对GPS、便携打印机和串口数据进行处理,并介绍如何设计FPGA和不同外设之间进行数据传输.同时,在RTL编码中,编写使综合与布局布线效果更佳的代码.     

基于FPGA实时处理的视频信号滤波模块设计

以Xilinx公司生产的FPGA芯片XC4VSX25及其开发系统为实验平台,针对TVP5150视频解码器输出的ITU-R BT.656格式数据,采用帧内滤波方法,通过VHDL硬件语言设计空间域滤波器,实现视频灰度信号的实时提取,并对每帧视频数据在二维空间内进行滤波与处理,这种方法可用于实时处理要求较高的场合。     

基于恒模算法盲均衡器的FPGA实现

提出了一种基于恒模算法的盲均衡器的FPGA实现方法,给出了具体设计方案,采用Altera公司的FLEX 10K系列芯片作为硬件平台,在Max+plus Ⅱ上进行了时序仿真分析,得出了仿真的结果,并与Matlab的仿真结果进行了比较.     

DSP FPGA的DBF基带系统设计

数字波束合成(DBF)数据基带系统设计中,为了实现实时数据传输和处理功能,需要合理利用各种现代电子开发工具.DSP实现数据运算方便,而FPGA则可以达到较高速度,利用二者各自优势,在DSP中,首先进行波达方向估计,并用直接矩阵求逆算法计算权值;而在FPGA中,则完成输入数据的缓存和加权求和,从而实现系统功能.实验结果表明,该方法可以实现波达方向估计,权值求解,加权求和功能,并满足实时性要求.