一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。     

基于PSO-BP的变频液压系统故障检测算法研究

变频液压系统控制信号组成复杂,故障检测采集的数据量庞大,常常出现故障检测数据串扰噪声加大而不清晰。传统的变频液压系统的故障检测主要依靠主观经验与参数测量的方法来进行故障诊断,这些方法对数据串扰造成的影响没有去除,经常会出现漏诊与虚诊现象。为此提出一种PSO-BP的变频液压系统故障检测方法,将变频液压控制系统的故障参数输入到经过优化后的神经网络进行故障诊断模型训练,克服故障数据串扰模糊不清晰的缺点。实验证明,经过优化后的神经网络模型可以将变频液压系统的故障检测准确率大幅度地提高,对实际的液压系统生产有指导意义。     

基于小波变换的串扰信号频率的检测

在对小波变换与串扰信号奇异性检测算法分析基础上,对印刷电路板(PCB)的设计中串扰信号频率产生进行了分析,进而推定串扰信号源频率检测方法.并通过PROTEL软件产生串扰信号数据,利用小波变换与串扰信号奇异性检测算法检测串扰信号取得准确频率范围.     

用于IDDT测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试（BIST）作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1-2的测试向量对。实验证明。它能以较少的测试向量对检测出比较多的故障。     

基于串扰延时查找表的静态时序分析方法

提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时库的查找表法进行分析计算,得到精确的串扰延时值.实验结果表明,采用本文提出的基于串扰延时查找表的静态时序分析方法所留裕量在7.24%~37.70%之间,为业界可接受范围内.     

基于有界模型检测的门级软件自测试方法

提出了基于有界模型检测的门级软件自测试方法.将处理器中的模块简化成约束模块,缓解状态爆炸问题.将难测故障的触发条件逐个转化成性质并且采用有界模型检测技术,搜索触发这些性质的违例.最后,将违例映射成测试指令序列,并为测试指令序列添加观测指令序列,构成自测试程序.实验结果表明:该方法在不引起状态爆炸问题的情况下,有效地测试控制器中难以测试的故障,提高了在线测试的测试质量.     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

嵌入式存储器的内建自测试和内建自修复

指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 .     

一种基于多用户的Ku波段卫星电视室外单元的设计

论文针对一种基于多用户的全频段四输出Ku卫星电视室外单元进行设计研究.借助于Ansof Designer软件的仿真优化,设计出一款全频段四输出卫星室外单元,解决了多种信号同时工作时产生的串扰和非线性问题,仿真和测试结果证明了论文设计方案的可行性和软件仿真的准确性.     

基于CST的连接器仿真研究

为方便快速地评估和选择一种用于ITEＲ( International Theramonuclear Experimental Ｒeactor) 软X 射线诊断的信号远传雷莫连接器,基于三维电磁仿真软件CST( Computer Simulation Technology) 建立了雷莫公司一款连接器( 插座ECG． 3B． 332． CLV 和插头FGG． 3B． 332． CLAD12) 的三维模型。仿真并分析了此款雷莫连接器的传输延时、散射参数( Scatter 参数) 、针芯拐角值及串扰等参数对传输信号完整性的影响,并与频谱分析仪等设备对连接器的传输信号串扰测试结果进行比较分析。仿真结果表明,在连接器的工作频带内,插入损耗不低于－ 0． 5 dB,针芯的拐角值对应的插入损耗、回波损耗均与频率存在指数关系,串扰幅值与频率具有二次函数关系。仿真结果与串扰测试结果具有较好的一致性。后续等离子体诊断环境中其他诊断信号连接器也可通过此仿真方法进行测试和可靠性评估。     

基于新颖MSM测试框架的IP核测试法

对SOCIP的测试方法进行了研究,提出了一种MSM（master slave monitor）4试框架．该框架结合场景式测试法和类汇编VERILOG语言,能对SOCIP核进行有效的测试,尤其是对多IP核整合阶段的系统总体测试．通过实验验证,该测试方法能够在保证一定代码覆盖率的前提下,对IP核进行有效的测试,并提高了测试后IP核的可移植性．     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

基于SOPC数据采集系统的研究

SOPC是一种灵活、高效的片上系统设计方案,最早是由A ltera公司提出的.它的实质是SOC(Sys-tem on Chip)设计技术,与其他SOC设计技术相比,它的特点在于可编程性,也即它利用FPGA或CPLD器件的可编程性来进行SOC设计.SOPC设计的成功要求采用IP复用,以快速完成设计,得到价格低廉的硅     

无线传感器网络地址重构硅知识产权核

在基于Zigbee协议的无线传感器网络中采用少数字节固定表示节点地址,由于地址不够分配,就会出现地址缺乏．为实现无线传感器网络节点中地址的灵活调整,适应片上系统集成化的需求,解决无线传感器网络中地址不够分配的问题,提出了无线传感器网络地址重构硅知识产权（IP）核．描述了无线传感器网络地址重构IP核的数学求解模型．应用模块化分割技术采用硬件描述语言,在电子设计自动化（EDA）中综合实现了地址重构IP核．仿真结果表明,所完成的地址重构IP核可以满足无线传感器网络节点地址的灵活预置调整．为无线传感器网络节点单芯片系统的地址重构集成化提供了意义．     

USB 2.0接口IP核的开发与设计

介绍了一种基于USB2．0协议的设备接口的IP核设计,着重研究了USB2．0协议控制器、缓存控制器、工作模式控制等硬件数字电路的实现,该电路支持高速(480Mbps)和全速(12Mbps)传输．为了满足USB2．0高速的传输要求,减小硬件设计的复杂性和硬件开销,整个系统采用硬件电路和MCU固件结合的方法进行设计,同时使用了不同传输方式缓冲区共用的双缓冲区缓存结构,因此电路具有实现简单,硬件开销小,传输速度较高等优点．设计的电路已经通过FPGA验证。     

MCS-51中串行口IP的设计

该文介绍了一种串口的内部结构及其模块化实现，并结合具体工作方式给出了仿真结果，在文章的最后讨论了可综合的编程风格和在设计中遇到的问题及其解决方法．该文设计的串口IP已经结合其它IP做成了一个SOC系统，并成功地通过了FPGA的测试．     

Petri网的一种硬件实现方法

Petri网是一种信息流模型，广泛应用于离散事件动态系统建模及控制领域．随着CPLD、FP-GA等可编程逻辑器件的出现，为Petri网的硬件实现提供了可能．从Petri网的原理出发，根据库所与变迁的本质特点，提出了一种Petri网硬件实现的框架，并详细阐述了如何用硬件描述语言VHDL实现C／E系统、P／T系统以及T-时延等几种典型的Petri网系统．最后用一个带有时延的P／T系统来验证此种方法的正确性．采用这种方法对离散事件动态系统控制器的设计，以及片上并行控制器、多处理器芯片的设计都具有十分重要的意义．     

一种基于状态机的总线桥设计

随着半导体工艺技术的飞速发展,系统芯片SOC正逐渐成为集成电路设计中的主流发展趋势,基于IP重用的设计方法是提高SOC设计效率的有效途径。SOC设计通常采用层次化片上总线的体系结构,不同的IP集成在不同类型的总线上。为了实现SOC中集成在不同总线上的IP之间进行有效通信,可以采用设计总线桥的方法。文章提出了一种基于状态机的总线桥设计方法,设计结果通过了RTL功能验证。     

基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法.在研究可重用IP核及其在SOC设计中应用的基础上,给出了一种SOC设计的具体流程.研究认为,要满足设计进度和设计成功率,在进行SOC设计时,遵从规范、应用科学的设计方法是成功的前提.文后对SOC设计发展趋势作了较为详细的分析.     

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率（IBPTB）指标,可从IP层和系统顶层对系统芯片（SOC）测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD（best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.