高速CMOS运算跨导放大器

基于全差分结构介绍一种高速CMOS运算跨导放大器,该放大器由折叠共源共栅输入级和共源增益输出级构成,输出级采用极点-零点补偿技术以获取更大的带宽和足够的相位裕度。电路可用在10位20 MSps全差分流水线A/D转换器的采样/保持级或级间减法/增益级中。经过优化设计后,该放大器在0.6μmCMOS工艺中带宽为290 MHz,开环增益为85 dB,功耗为16.8 mW,满足高速A/D转换器要求的性能指标。     

一种新颖的全差分CMOS运算放大器的设计

研究了一种全差分高增益、宽带宽CMOS运算跨导放大器 (OTA) .放大器采用三级折叠 级联结构 ,结合附加增益提高电路 ,大幅提高整个电路增益的同时获得较好的频率特性 ,采用 0 .35 μmCMOSN阱工艺设计 .HSPICE模拟结果放大器的带宽为 2 15MHz(相位裕度 6 2 .2°) ,开环增益为 10 3dB ,功耗仅为 2 .0 1mW .     

射频宽带放大器设计与实现

随着微电子技术的发展,小信号的处理在通信和信息处理领域运用越来越广泛,宽带运算放大器广泛应用于A/D转换器、D/A转换器,有源滤波仪、波形发生器、广播、电视、通信、雷达等的接收机等电路中,而对小信号的宽带增益可控和频带内增益起伏控制是当前的一个难题。以两级可控增益放大器AD603为核心,电流反馈型运放THS3091配合,实现了增益可调和频带内增益起伏控制的宽带直流放大器。系统主要由四个模块构成:前置放大电路、可控增益放大电路、后级功率放大电路、频带内增益起伏控制比较电路。     

一种适用于低压低功耗Sigma-Delta数据转换器的运算放大器

通过比较两种常用的运算放大器结构,提出了一种适用于低压低功耗Sigma-Delta数据转换器的运算放大器结构,并在Chartered公司的0.35μm互补型金属氧化物半导体工艺下完成了该放大器的设计.仿真结果表明,放大器的直流增益为77 dB,单位增益带宽为36 MHz,相位裕度为48,°可满足低频高分辨率Sigma-Delta调制器的设计要求.     

低噪声前置放大器集成电路的设计与研制

论述了用于传感器的低噪声前置放大器的线路设计、器件版图设计和利用标准p-n结隔离工艺研制的结果.通过输入级最佳电流的设计及在线路设计和版图设计上采取一系列措施,使该放大器具有低噪声、宽频带等特点。该放大器的平均等效输入噪声电压为2.9nV/Hz~(1/2),单位增益带宽为12MHz。     

一种输入轨至轨运算放大器的设计与仿真

介绍了一种输入轨至轨CMOS运算放大器,该放大器采用了共源共栅结构做增益级,在输入级跨导使用了电流补偿,以使其几乎恒定.在3 V电源电压下的静态功耗只有180μW,带5 p的负载电容时,直流开环增益,单位增益带宽分别达到75 dB,1.5 MHz.     

10位100MHz采样保持电路设计

设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为10MHz时,该采样保持电路的无杂散动态范围(SFDR)为80.7dB.     

应用于宽带Δ-∑ ADC的多级运算放大器

为提高运算放大器的带内增益和带宽,提出了一款应用于长期演进(LTE)接收机中宽带Δ-∑模数转换器(ADC)的四级运算放大器.该运算放大器采用前馈Gm-C和密勒补偿相结合的混合型频率补偿方法,以保证运算放大器的稳定性.文中采用0.13μm1P6M CMOS工艺设计了一款高性能的四级运算放大器,并将该运算放大器应用于宽带Δ-∑ADC中.测试结果显示:该运算放大器在1.5 V供电电压下可获得72.8 d B的直流增益、442 MHz的增益带宽积和101 V/μs的转换率;在相同的功耗和带宽下,该放大器的带内(0~10 MHz)增益比传统的两级放大器提高了6 d B以上;采用该运算放大器的宽带Δ-∑ADC在10 MHz的信号带宽下具有68 d B的信噪比和78 d B的无杂散动态范围.     

带共模反馈的CMOS折叠式高增益运算放大器

提出了一种单电源5V供电的带共模反馈的两级折叠式运算放大器结构.折叠式运算放大器的输入共模反馈结构使输出共模电平维持在2.5 V左右,增益可达到90 dB以上,相位裕度为45°,同时增益带宽为33 MHz.     

一种低功耗大摆率Class-AB OTA电路设计

为提高低功耗条件下运放电路的工作速度,基于Class-AB复合型差分对、非线性电流镜传输、交叉耦合对管正反馈3种结构的有机组合,提出了一种高速运算跨导放大电路(OTA)的结构设计方案.该方案在低功耗条件下,电路具有优异的摆率倍增性能,同时电路小信号带宽与低频增益得到一定程度的改善.电路采用CSMC 0.5μm CMOS工艺进行设计并完成MPW流片.在5 V电源电压下测试得到的电路静态功耗仅为11.2μA,最大上升沿与下降沿摆率分别为10和2 V/μs,低频增益60 dB以上,单位增益带宽达到3 MHz.结果表明,新型Class-AB OTA电路比同类参考OTA电路具有更高的大信号瞬态响应品质因子.     

一种高性能全差分运算放大器的设计

设计了一种具有高增益、大带宽的全差分折叠式共源共栅增益自举运算放大电路,适用于高速高精度流水线模数转换器余量增益电路(MDAC)的应用,增益自举运算放大器的主放大器和子放大器均采用折叠式共源共栅差分结构,并且主放大器采用开关电容共模反馈来稳定输出电压,该放大器工作在5.0V电源电压下,单端负载为2pF,采用华润上华(CSMC)0.5μm 5VCMOS工艺对电路进行仿真测试,结果显示该运放的直流增益可达到126.3dB,单位增益带宽为316MHz。精度为0.01%时的建立时间为4.3ns。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

双斜率积分ADC中开关电容积分器的设计

为提高双斜率积分ADC中模拟输入信号转换成数字信号的准确性,设计了一种高性能开关电容积分器以替代传统的RC有源积分器。该开关电容积分器的运算放大器由折叠共源共栅输入级和Class AB输出级组成,开关部分选用CMOS开关,以抑制电荷注入和时钟馈通的影响。在中芯国际0.18μmCMOS工艺下,采用EDA仿真软件对相关模块进行仿真验证,得到运算放大器的直流增益为110.3 dB,单位增益带宽为5.64 MHz,相位裕度达到79°,输出摆幅为0.013 3～3 299 mV,转换速率为7.56 MV/s。结果表明,开关电容积分器完全满足双斜率积分ADC的实际应用。     

全差分高增益运放的设计

在3．3V电源电压下采用中芯国际（SMIC）0．18μm混合信号CMOS工艺设计了一个单级全差分运算放大器．所设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠-共源共栅运放,两个简单的连续时间共模反馈电路的运放作为辅运放用来提升主运放的开环增益．仿真结果表明,所设计的运放直流增益可达110dB,单位增益带宽为5MHz．     

一种适合宽范围电容负载的三级运放

结合精确度和稳定性的要求提出了一种适合宽范围电容负载的CMOS运放.在多径嵌套式密勒补偿结构中加入一个抑制电容,得到适合各种电容负载的稳定性.为了证实稳定性的提高,对该结构进行了理论分析并计算得出数学表达式.基于这种新的频率补偿结构,利用CMOS 0.7μm工艺模型设计了样品芯片.测试结果表明该运放可以驱动从100 pF到100μF负载电容,直流增益为90dB,最小相位裕度为26°.该运放在100 pF负载情况下单位增益带宽为1 MHz,抑制电容仅为18 pF.     

基于多级放大结构的高速低功耗时间数字转换器设计

提出一种多级放大时间数字转换器新型结构。该结构由粗测和细测组成, 粗测部分利用延时链得到小于一个延时单元的关键余量, 并设计了面积小、功耗低的关键余量选择逻辑。细测部分, 利用两倍时间放大器和过半判断器从高位到低位依次产生4位二进制码。在SMIC 65 nm工艺下仿真, 新型结构的分辨率为1.44 ps, 量程为736 ps, 转换速度可达470 MS/s, 在100 MHz频率下, 平均功耗仅为1.3 mW。对两倍时间放大器设计了校准电路, 提高了抵抗PVT的能力, 得到良好的积分非线性。     

高增益、恒跨导Rail-Rail CMOS运算放大器设计

设计和研究了一种高增益恒跨导Rail-Rail CMOS运算放大器,输入级采用工作在亚阈值区的互补差分形式输入结构。与以往输入结构相比,不仅使输入共模电压达到Rail-Rail,而且降低了工作电压,提高了电源利用率。利用电流开关的作用使输入跨导在输入共模范围内恒定。中间级为MOS差分结构,并且同向驱动输出级使其具有推挽特性。采用嵌套米勒频率补偿使运算放大器稳定。整个电路采用华虹0.35μmCMOS工艺参数进行设计,工作电压为3.0 V。利用OrCAD HSPICE仿真结果显示,在10 kΩ电阻和5 pF电容的负载下,运算放大的直流开环增益为110 dB,相位裕度为70°,单位增益带宽为45 MHz。     

低电压全摆幅恒跨导CMOS运算放大器的设计

给出了一种常用两级低电压CMOS运算放大器的输入级、中间增益级及输出级的原理电路图,并阐述其主要工作特性.输入级采用了NMOS管和PMOS管并联的互补差分输入对结构,使输入共模电压范围达到全摆幅（rail-to-rail）,并采用了成比例的电流镜技术以实现输入级跨导的恒定;中间增益级采用了适合低电压工作的低压宽摆幅共源共栅结构的电流镜负载,提高了输出电阻,进而提高了增益,同时更好的实现了全摆幅特性;输出级采用了高效率的推挽共源极功率放大器,使输出电压摆幅基本上可以达到全摆幅;为了保证运放的稳定性与精确性,其基准电流源采用一个带电流镜负载的差分放大器;为防止运放产生振荡,采用了带调零电阻的密勒补偿技术对运放进行频率补偿.     

一种用于宽带系统的可重构模拟基带电路

介绍了一种应用于宽带系统中的可重构模拟基带电路.该电路采用全CMOS工艺,由低通滤波器和可变增益放大器2个模块构成.低通滤波器可通过模拟控制电压调谐转折频率,调谐范围130~430 MHz,不仅兼容了WiMedia与中国标准,而且适用于更高频率的模拟基带信号处理;跨导放大器采用适用于低电压和高频率的Nauta结构,讨论了该跨导结构的共模稳定电路的设计参数对滤波器频率准确性的影响.整个模拟基带链路可以通过数字控制调节增益,其可变增益范围0~44 dB,增益步长1 dB,适用于不同的传输距离.为了避免高链路增益情况下失调的影响,加入了直流失调校正电路,并讨论了直流失调校正电路对主电路增益准确性的影响以及优化设计.设计采用0.18μm CMOS工艺,1.8 V电源电压.在实现可重构功能的同时,仍然拥有零增益时12.5 dBm的IIP3,在同领域处于领先水平.     

新型高速低功耗CMOS动态比较器的特性分析

为了降低sigma-delta模数转换器功耗,针对应用于sigma-delta模数转换器环境的UMC 0.18 μm工艺,提出1种由参考电压产生电路、预放大器、锁存器以及用作输出采样器的动态锁存器组成的新型高速低功耗的CMOS预放大锁存比较器.该比较器中输出采样器由传输门和2个反相器组成,可在较大程度上减少该比较器的功耗.电路采用标准UMC 0.18 μm工艺进行HSPICE模拟.研究结果表明:该比较器在1.8 V电源电压下,分辨率为8位,在40 MHz的工作频率下,功耗仅为24.4 μW,约为同类比较器功耗的1/3.