基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

用于无绳电话的45/48 MHz接收机锁相环频率合成器

设计了用于无绳电话的45/48 MHz接收机锁相环频率合成器.电路采用0.35 μm CMOS工艺,整数分频方式,外接LC谐振回路来调节环路工作在34 MHz、37 MHz两个频段,每个频段包括20个信道,间隔25 k为一个信道.本文用SMIC 0.35μm CMOS工艺参数对所设计的频率合成器进行了仿真,仿真结果表明：在电荷泵充放电电流为1 mA时,整体电路工作电流小于2.5 mA,spur小于-60 dBc,锁定时间小于3 ms.     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.     

一种高性能4阶电荷泵锁相环的设计

文章设计了一款完全集成的高性能4阶电荷泵锁相环.根据系统性能要求,该锁相环的环路滤波器选用3阶无源低通滤波,其他模块在典型结构的基础上采取了改进措施以获得高性能.首先,利用MATLAB进行系统建模,获得锁定时间和环路参数;然后给出了关键电路的结构以及前、后仿真的结果.在SMIC0.35μm 2P3M CMOS工艺条件下,该锁相环的正常工作范围为60～640 MHz,400 MHz时周期到周期抖动为96 ps,面积为0.38 mm2.内嵌本电路的一种DAC芯片已交付数据,成功参加MPW项目流片.     

基于700MHz频谱部署LTE FDD的探讨

以移动通信技术演进为背景,对我国现有移动通信网络频谱使用进行分析,针对700MHz频段优势及其国内外使用现状进行研究,通过路径损耗Okumura/Hata模型仿真,详细比较700MHz频段与现有频段的优势;对4G业务及其应用进行分析,比较FDD与TDD各自特点,得出LTE FDD在广度覆盖上的优势,并针对700MHz频段发展LTE FDD及下一代移动通信的前景和展望进行探讨。     

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多层次延迟链的结构,分粗、细、微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/10,及面积的1/2.该结构可实现20~200 MHz频率范围并且设计精度可达到100 ps.     

10 GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10~(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

面向微处理器时钟发布的硅基无线发射器设计

基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底（电阻率为10 Ω·cm）上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示,RMS 抖动和峰峰值抖动分别为287 ps和134 ps,整体电路功耗为37 mW。     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

基于单片机的高频感应加热电源

针对微小工件表面淬火中,要求感应加热电源频率高、功率大的特点,研制了由快速V-MOS场效应管、高速锁相环MM74HC4046及单片机等组成的频率为1MHz、输出功率为5 kW的新一代感应加热逆变电源.该电源通过采用高速锁相环实现了频率的自动跟踪,通过单片机对整流部分的最佳控制,在保证设备稳定可靠的条件下,实现了最大功率调节.对样机的实验结果表明:该电源工作稳定、性能良好,达到了设计要求.     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。