低速率语音编解码声码器的实现

基于编码速率600bps的SELP语音算法,提出一种新的语音编解码芯片,电路设计时满足算法复杂度高、运算量大的需求,从而使声码器在极低的速率下更高效地工作,获得更好的语音重建质量．同时,声码器在设计时采用了可重构的思想,对于其他定点语音算法,只需要将算法程序注入到程序存储区就能实现多种算法在同一款芯片的重构。     

一种高质量语音编解码专用芯片的设计

为满足中速率高质量语音通信系统的需要 ,采用数字信号处理器内核 (DSP Core)的方法 ,设计了具有国际电信联盟 (ITU )建议 G.72 9A语音编解码器、自适应回声抵消和单路同步功能的专用芯片。根据所用数字信号处理器内核的特点 ,对 G.72 9A算法进行了优化 ,降低了算法复杂度和所需存储空间 ,实现了 G.72 9A全部功能 ,并通过了全部ITU测试序列的检验。回声抵消部分使用归一化最小二乘(NL MS)自适应滤波器实现 ,并设计了近端语音活动性检测和非线性残余回声抑制等功能模块 ,使其性能完全符合 ITU建议 G.16 5各项指标要求。在单路同步模块中 ,使用了并行模二比特排除方法 ,具有同步扑捉快、抗信道误码能力强的优点。专用芯片使用较少的资源 ,在一块芯片上集成了以上全部功能     

基于算子的ASIP声码器设计与实现

在数字语音通信的声码器设计中,针对体系结构优化、指令集生成等问题,提出了一种基于算子的ASIP声码器设计方式,对其设计关键技术进行了讨论,并通过一个基于SELP算法的声码器设计实例与仿真结果加以验证,该声码器在20 MHz主频下完成0.6 kbps的SELP算法的平均功耗为200 mW,完成编解码的运算复杂度为12.5 MIPS.     

面向高数据并行架构的原位FFT算法

数字信号处理器的内存较小,而且数字信号处理领域的应用往往是数据密集型,这要求在设计数字信号处理应用算法时既要考虑时间复杂度又要兼顾算法的空间复杂度.为此提出了一种原位的逆序算法;针对数字信号处理器比较高的内存访问并行度,设计了部分逆序的原位高效FFT算法;并在魂芯DSP平台上实现了该算法框架.实验表明,与非原位FFT算法相比,该原位算法的空间复杂度大幅降低而时间效率的损失在可接受范围之内.     

基于特征波形内插与频带扩展技术的低速率宽带语音编码器

考察了特征波形内插(CWI)算法对于宽带语音编码的扩展能力.分析宽带特征波序列的性质表明,直接使用传统的特征波形内插算法并不适于增强宽带语音的编码效率及对计算复杂度的兼顾,可引入频带扩展(BWE)技术单独处理高频段.宽带语音的高、低频分别由特征波形内插编码和频带扩展算法恢复,由此形成了5.15 kbit/s的低速率宽带语音编码器,增强了语音真实感、辅音的辨析度及对话者的识别度,宽带语音编码质量接近AMR-WB的6.6 kbit/s结果.     

旋转导向工具载波通信专用集成电路设计

旋转导向工具工作环境恶劣,且可靠性要求高,指令下发及上传任务一般采用单总线通信,该文设计了一种ASIC专用芯片,ASIC芯片用于旋转导向钻井系统主电源/通信回路,在传输33 V电能的同时,实现最高9 600 bps半双工串行通信。与通用集成电路相比,具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强等优点。通过专用芯片的设计,增强了旋转导向工具耐高温能力。     

求解P_*(κ)-水平线性互补问题的核函数内点算法

提出了一个新的核函数,使用该核函数设计了一个求解P*(κ)-水平线性互补问题(P*(κ)-HLCP)的多项式内点算法.为了给出算法的复杂度,首先分析了该核函数的性质;最后,给出了大步更新算法和小步更新算法的迭代复杂度,这些复杂度与目前内点算法最好的复杂度一致.     

GPU架构下的并行计算

为降低粒子群优化算法(PSO: Particle Swarm Optimization)时间和空间的复杂度随问题规模的增大而越来越高的问题, 对图形处理器（GPU: Graphic Processing Unit）用于并行计算的方法进行了分析, 利用GPU的并行特性, 实现了粒子群优化算法路径搜索过程的并行化。测试函数实验结果证明, GPU平台较CPU模式下的计算, 其搜索速率有明显提高。     

多项式时间复杂度的可计算实数域

近来,联系于著名的P与NP问题,开展了对构造分析(递归分析或可计算分析)的计算复杂性研究(见文献[1]、[2])。本文在Aberth的程序设计系统的计算模型里给出了两个可计算实数子类:多项式时间复杂度确定型可计算实数类PR与多项式时间复杂度非确定型可计算实数类NPR,证明了它们都是实数域与Rice可计算实数域的真子域。我们在该程序设计系统中引入了Oracle(神喻)集变元、Oracle函数变元以及随机变元,使用了Oracle指令与随机指令,从而建立了相对化的多项式时间复杂度可计     

指令调度和寄存器分配的集成算法

指令调度对于充分发挥现代高性能RISC(reducedinstructionsetcomputer)处理器的指令级并行处理能力至关重要。基于扩展的装入延时体系结构模型,提出了在代码生成过程中针对表达式树的森林的局部寄存器分配和局部指令调度的集成算法。此算法以DLS(delayed-loadschedulingalgorithm)算法为基础,在保持了使用寄存器少,算法复杂度低的特点的同时,还为适应新的模型和提高效率做了以下扩展:1)通过记录变量内存值的改变信息,设置调度缓冲区解决了多表达式树指令调度的数据相关性问题;2)将调度范围由单个表达式树扩展到森林更有效地减少指令延时;3)通过对调度生成的指令序列的局部调整来处理store延时,有效地减少了由于共享资源而引起的互锁。     

一种可编程安全处理器体系结构的研究与实现

提出了一种可编程安全处理器PSP(Programm ab le Security Processor)的体系结构,该体系结构由SPARC V8处理器内核、AHB片上总线及密码算法模块等部分构成,密码算法模块通过AHB总线与处理器内核进行高速交互.FPGA原型实现表明,该安全处理器能通过SPARC指令编程进行灵活控制,密码算法模块可以按需配置,能够满足嵌入式计算中对安全性和灵活性的需要.     

An AP SoC for a unified architecture

An instruction level parallel computing paradigm and a unified architecture for an array processor (AP) on a chip (SoC) are presented in this paper. Here “APU SoC” is short for “an AP SoC for the unified architecture”. The MISD/MIMD architecture for instruction level parallel computing is unified with the SIMD architecture for data level parallel computing. As a result, all the computing can be implemented on an APU SoC. The APU SoC offers the rationale of an array structure for development in current technology, yet simplicity for the hardware (chip) and software (program) parallel designs. Just as a single processor chip can replace many function module chips, the APU SoC can replace the single-core/multi-core/many-core CPU chip for TLP computing and the ASIC/ASSP/FPGA/RC device array chip for Operation Level Parallel computing.     

New Generation Processor Architecture Research

With the rapid development of microelectronics and hardware, the use ot ever faster microprocessors and new architecture must be continued to meet tomorrow‘s computing needs. New processor microarchitectures are needed to push performance further and to use higher transistor counts effectively. At the same time, aiming at different usages, the processor has been optimized in different aspects,such as high performace,low power consumption,small chip area and high security. SOC (System on chip)and SCMP (Single Chip Multi Processor) constitute the main processor system architecture.     

CERCIS:一种视频媒体编解码片上系统的设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MH z工作频率下可完成15帧/s QC IF图像的H.263编码,在10MH z工作频率下可完成15帧/s QC IF图像的H.263解码。     

基于DSP的IP可视电话终端开发

采用H．323协议开发一个具有优良的图像和语音处理能力标准IP接口的单机终端设备。硬件平台采用PhiliPs TM—l300作为中心处理芯片，配以外围的辅助芯片，构成一个完整的硬件系统。系统完成视频、语音的编解码以及通信协议处理；软件系统是在嵌入式实时多任务操作系统PSOS下开发的，各个任务由pSOS统一管理和调度。由于硬件平台几乎不变，在各种使用中仅改变软件，有利于功能和用途的扩展，因而具有良好的发展前景。     

SELP 2.4kb/s语音编码算法跳跃帧判决及处理

为解决正弦激励线性预测(SELP)2.4 kb/s语音编码算法中清浊音过渡时合成语音的质量较差的问题,该文利用子带清浊音判决参数量化过程中存在的冗余度,提出了一种跳跃帧判决及处理方法。该方法根据当前帧前后各60个样点的平均能量比值判定当前帧是否为跳跃帧,并利用子带清浊音判决参数量化的冗余度传送跳跃帧信息。解码端根据当前帧是否为跳跃帧对解码端参数采用不同的插值方案。测试结果表明,该方法能够将合成语音的M O S分提高0.004左右。     

基音周期矢量量化中权重系数的计算

为了更好地区分正弦激励线性预测声码器中待量化基音周期参数矢量各维基音周期参数的重要性,提高合成语音质量,提出了一种新的权重系数计算方法。发现权重系数的计算应考虑当前语音帧所有子带的清浊音度参数,而不仅仅是第一个子带的清浊音度参数,这样能够更好地区分各语音帧基音周期参数的重要性。将各语音帧的所有子带清浊音度参数相加,其和作为基音周期参数量化时的权重系数。测试结果表明,与仅将第一个子带的清浊音度参数作为权重系数相比,新方案能使合成语音质量MOS有较大提高。     

基于光幕靶的便携式弹丸速度测量系统

根据光电转换原理及单片机中断技术与定时计数的思想，设计了一套便携式弹丸速度测量系统．在单片机及计算机的控制下，该系统可以实现弹丸速度的自动测试功能．当弹丸通过光幕靶区时，将引起光幕强度的变化．系统将捕捉到的变化发送给单片机进行处理．单片机对弹丸穿过光幕的时间进行计数，计算出弹丸通过光幕靶的区截时间，实现单片机与计算机的串行通信．最后，根据光幕靶间的距离与单片机的记时误差分析了系统对弹丸速度的测量误差．