基于DSP的CRC算法的实现

介绍了循环冗余校验CRC算法原理和校验规则,分析了CRC校验码的具体计算方法,给出了使用DSP来实现CRC算法的过程,完成了CRC编码器的DSP实现。最后,将仿真结果与理论值进行比较,仿真结果与理论值一致。     

面向USB应用的CRC编解码电路的设计与实现

文章在介绍CRC算法原理的基础上,根据除法原理的模2法则构造出通用的CRC编码电路。然后在USB环境应用特点的基础上给出了适用于USB应用的CRC电路结构,以及相应的Verilog-HDL描述。该设计可以用具体电路实现,也可以以IP软核的形式嵌入到其它USB设计中。讨论分析的思路和实现方法不仅对USB应用有意义,而且对其它数据传输电路结构(如CAN总线)也有一定的参考价值。     

字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.     

循环冗余校验CRC的分析及硬件实现

为保证数据传输的正确性,需要对通信过程进行差错控制.循环冗余校验CRC由于编码简单、误判概率低,在通信系统中得到了广泛的应用.介绍了循环冗余校验码的基本原理,重点分析了其硬件电路的实现方法,并在此基础上用VHDL语言设计了CRC编码程序,给出了应用于通信系统中的仿真结果.     

基于FPGA的CRC-5算法的实现

介绍了循环冗余校验CRC算法原理和校验规则,分析了CRC校验码的具体计算方法,并以CRC-5为例,给出了使用硬件描述语言Verilog HDL来实现CRC-5算法的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6Q240C8器件,完成了CRC-5编码器的FPGA实现,其实现速度可达400MHz。     

16位循环冗余校验码(CRC)的原理和性能分析

CRC是一种数据通信中广泛应用的检错方法,文章从编码的数学原理出发,分析了CRC的编码本质、生成/校验矩阵、最小码重等参数,推导了编码应用中的检错概率、漏检错误概率结论,给出了利用CRC纠正单比特错误的实现算法和仿真性能。     

CRC编码算法研究与实现

目的研究CRC编码中模2除法运算的规则,解决CRC编解码过程中的延时问题。方法对CRC编码中模2除法进行变换,得出一种无延时、简单、实用的编码算法。结果采用Verilog语言设计一个经过验证的16位无延时的CRC-16软核。结论该软核可直接应用到具有CRC-16校验电路的收发器中。     

循环冗余校验在千兆以太网系统中的并行实现

介绍了一种CRC-32校验码的半字节并行计算的并行算法及实现.在分析了串行CRC校验原理的基础上,根据电路部分数据位的遗传性和复用性,提出了一种半字节并行的CRC校验的实现方案,通过使用这种并行CRC校验硬件算法有效地同步了以太网介质访问控制器的数据传输速率,同时在电路结构上比串行校验电路简单,节约了近一半的电路面积.这种半字节并行CRC校验算法在以太网系统中通过了仿真测试,证实是一种正确适用的并行实现方案.     

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理，针对USB2．0协议规定的要求，研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度，尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比，该方法使电路的硬件实现比较容易，提高了电路对数据的处理能力，减小了时延，具有现实性及优越性。     

一种快速循环冗余校验电路的设计

本文简单介绍了循环冗余校验的基本原理．以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式．分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6．2软件进行了功能和时序仿真：用16bit位宽的并行CRC电路对32bit数据进行计算,经过2个时钟周期得到校验码．     

深亚微米并行CRC32编码芯片的设计和实现

在分析CRC编码算法的基础上,从传统的串行编码算法着手,推导出适合高速通信的并行算法,通过FPGA(现场可编程门阵列)验证确保算法代码的逻辑功能正确;采用中芯国际simc18(180 nm工艺库)实现了并行CRC32编码芯片的设计.该设计具有编码速度快、占用资源少、低功耗、易于量产等优点.     

32位并行数据的CRC-16编码器的FPGA实现

在数据通信中,提高数据在通信中的可靠性,以及快速的数据处理能力一直是人们所追求的,循环冗余校验CRC就是一种广泛采用的差错控制方法,也是一种最常用的信道编码方法。在介绍CRC码原理之后,以经典的LFSR电路为基础,推导出产生32位并行数据的CRC-16编码表达式,用EDA工具设计出CRC-16编码模块,并对其进行综合仿真,验证其可行性。     

RFID系统误码率分析与仿真

对RFID系统数据通信中不同编码方式与误码率的关系及其信道适应性进行仿真分析.利用Simulink构建了组成RFID系统数据通信所需的调制解调、编码校验等模块,并将这些模块搭建成仿真模型进行仿真分析.结果表明,为了保证RFID系统数据通信的可靠性,需要选择合适的编码方式,采用不超过32位的CRC校验,并使系统通信信道在30 dB以上.选择不同的编码和校验方式将会对RFID系统数据通信误码率产生影响.利用仿真方式对RFID系统进行研究是一种很有价值的研究方式.     

循环冗余效验码的软件实现

本文论述了循环冗余效验码(简称CRC)的编码和错误检测方法,给出了可在通信软件中直接使用的高效的C语言CRC编码和检错函数源代码.     

循环冗余校验原理分析及硬件实现

在网络数据通信中,由于噪声干扰或者传输中断等原因,往往使数据在传输的过程中出现错误,为了及时、可靠的把数据传输出去,就必须进行差错控制。循环冗余校验CRC（Cyclic Redundancy Check）因其编码简单且误判率很低,在数据通信系统中得到了广泛的应用。本文介绍了循环冗余效验码的基本原理及其硬件电路实现。     

循环码编译码器的仿真与实现

循环冗余校验码（CRC）就是一种被广泛采用的错误检验编码。本文介绍了CRC（7,3）的编译码器的设计思想,利用VHDL语言设计出CRC（7,3）编译码器并通过MAX＋PLUSⅡ仿真平台对其进行了仿真验证,仿真结果表明采用此方法实现的编译码器具有速度快、可靠性高以及易于大规模集成的优点。     

CRC-32的算法研究与程序实现

循环冗余校脸CRC（Cyclic Redundancy Check）是一种编码简单,且高效、可靠的差错控制方法,广泛应用于工业测控及数据通信领城。首先分析了CRC的校验原理、冗余位的产生方法、性能分析。然后以CRC-32为例,给出了软件实现算法的C语言代码。     

基于MODBUS协议的CRC编码研究

MODBUS协议是工业现场常用的通信协议，它描述了一个控制器请求访问其他设备的过程，回应来自其他设备的请求．以及如何侦测并记录错误信息。介绍了ModBus协议原理及其CRC编码方法，研究MODBUS协议的CRC编码．并给出计算上位机16bit Modbus CRC编码的程序代码。     

DNP3.0中CRC算法研究

DNP3.0规约是在欧洲及北美洲比较流行的一种规约,其数据帧都带有CRC校验功能。为了把CRC应用在实际中就需要有正确的算法及相应的程序。本文提出了CRC信息单元编码算法,即以包含若干位的信息块为单位计算CRC的方法,并进行了详细的数学推导,给出了CRC的编码算法流程图。分析了CRC的解码算法并给出了CRC的解码算法流程图。对于从低字节的低位开始计算CRC的情况,提出了计算CRC的信息位反转法。在讨论了DNP3.0中CRC程序流程图的基础上,给出了在keil μ Vision8.08a环境下调试通过的单片机KeilC51程序。