应用于FPGA芯片时钟管理的锁相环设计实现

设计了一种嵌入于FPGA芯片的锁相环,实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出功能,满足对于FPGA芯片时钟管理的要求.锁相环采用了自偏置结构,拓展了锁相环的工作范围,缩短了锁定时间,其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定,有效地减小了工艺、电压、温度等对电路的影响.锁相环采用0.18μm CMOS数字工艺,嵌入复旦大学自主研发的FPGA芯片FDP-Ⅱ,经过流片验证,实现了工作频率范围10~600 MHz,整体电路功耗仅为29 mW,锁定时间小于4μs,峰峰值抖动小于±145 ps.     

一种高性能4阶电荷泵锁相环的设计

文章设计了一款完全集成的高性能4阶电荷泵锁相环.根据系统性能要求,该锁相环的环路滤波器选用3阶无源低通滤波,其他模块在典型结构的基础上采取了改进措施以获得高性能.首先,利用MATLAB进行系统建模,获得锁定时间和环路参数;然后给出了关键电路的结构以及前、后仿真的结果.在SMIC0.35μm 2P3M CMOS工艺条件下,该锁相环的正常工作范围为60～640 MHz,400 MHz时周期到周期抖动为96 ps,面积为0.38 mm2.内嵌本电路的一种DAC芯片已交付数据,成功参加MPW项目流片.     

主动锁模光纤激光器的锁相电路的改进及仿真

对主动锁模光纤激光器的锁相环进行改进,提出一种新型的“变带宽锁相环”的设计结构。变带宽锁相环能够依据信号误差电压实时控制环路的带宽,使环路带宽随锁定信号的频率差动态改变,以达到快速捕捉和锁定信号的目的。Matlab仿真表明：锁相环的捕捉性能和跟踪性能提高,锁模光纤激光器的工作稳定性得到进一步改善。     

基于可变带宽可控根FLL-PLL跟踪算法分析与仿真

在信号跟踪环节中,载波跟踪是关键部分,而载波跟踪的改进主要体现在载波环路滤波器的设计上.为了均衡载波同步的跟踪精度、环路带宽与快速同步3者之间的矛盾,提出了基于相位锁定检测量的自适应可变带宽的锁频环(FLL)与锁相环(PLL)相结合的跟踪方案,同时利用可控根法来完成数字环路滤波器参数的设计.由仿真结果得出可控根法可直接设计数字滤波器参数而不依赖模拟概念,同时基于自适应变带宽的锁频辅助锁相跟踪环路可以扩大锁定范围,适应更高动态,自适应变带宽可以在不影响锁定精度的条件下缩短锁定时间,达到快速同步.此方法可折中载波跟踪的各性能,达到平衡状态.     

用于无绳电话的45/48 MHz接收机锁相环频率合成器

设计了用于无绳电话的45/48 MHz接收机锁相环频率合成器.电路采用0.35 μm CMOS工艺,整数分频方式,外接LC谐振回路来调节环路工作在34 MHz、37 MHz两个频段,每个频段包括20个信道,间隔25 k为一个信道.本文用SMIC 0.35μm CMOS工艺参数对所设计的频率合成器进行了仿真,仿真结果表明：在电荷泵充放电电流为1 mA时,整体电路工作电流小于2.5 mA,spur小于-60 dBc,锁定时间小于3 ms.     

一种参数可动态智能设置的全数字锁相环路

在采用FPGA可编程技术实现的全数字锁相环路芯片中，通过使用VHDL硬件描述语言增加锁相环状态检测功能模块，能实现对锁相环工作状态（失锁或锁定）的检测。在片外设置一CPU对锁相环状态检测模块输出的状态信号进行检测，同时依据检测结果对不同状态下环路滤波器中可逆计数器模值进行动态智能设置，能实现锁相环路在失锁时快速进入锁定状态，在锁定时消除相位抖动和提高对噪声的抑制能力，从而达到改善输出频率质量的目的。     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

抗谐波锁定的延时锁相环

为了解决传统延时锁相环(DLL)结构在宽频率锁定范围中的无法锁定和谐波锁定问题,在传统DLL结构中加入启动控制电路,使DLL在上电阶段把环路滤波电容上的电压充电至电源电压,从而使压控延时线的初始延时在上电后达到最小,并且小于输入参考信号的1个周期.设计了带开关控制的鉴相器,将DLL的锁定过程分为粗调和微调两个阶段,压控延时线的延时在粗调阶段只能逐渐增大,在微调阶段微调,直到延时为输入参考信号的1个周期,从而克服了无法锁定以及谐波锁定的问题,而且减小了DLL的锁定时间.采用GSMC 0.13μm1P7MCMOS工艺设计、1.2 V的电源电压进行仿真,结果表明该DLL工作频率范围为300～500MHz,功耗小于3mW.     

压电换能器锁相环频率跟踪的失效分析与解决

为提高碳纤维复合材料超声振动钻孔过程中压电换能器频率跟踪的精度及可靠性,以压电换能器等效电路为基础,分析了目前锁相环频率跟踪系统存在的失锁、误跟踪、死锁和跟踪误差大等4种失效形式的原因,指出抵消静态电容是解决跟踪失效的必由之路.据此提出一种基于静态电容补偿法的锁相环频率跟踪技术,该技术可使换能器对锁相环呈现理想的LCR串联谐振特性,有效解决了跟踪失效问题.实验表明:通过该技术,换能器机械谐振频率的跟踪精度可优于-20~10Hz,避免了误跟踪和死锁,跟踪带宽可达6 kHz.     

高阶有源锁相环路滤波器的设计与仿真

基于频率响应的设计方法,本文对四阶电荷泵锁相环滤波器进行了设计和仿真,利用时间常数与滤波器组件的关系,推导和分析了环路滤波器的传递函数,并在Matlab环境下仿真得到了理想的相位裕度和环路带宽.实验表明,该高阶有源锁相环路滤波器可以在保证相同的鉴相杂散抑制的同时,可允许更宽的环路带宽和更高的鉴相频率,从而改善了锁相环的带内相位噪声性能.     

0.0068mm2自校准电路在锁相环中的应用

提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。     

一种改进的复合型弱信号载波跟踪方法研究

论述了使用FFT跟踪载波的方法。在标准锁相环(PLL)的基础上引入平方检测器,形成了一种更先进的跟踪结构——非相干模块处理跟踪环路(NCBP)。并对此环路进行改进,提出了使用FFT和非相干模块处理跟踪环相结合的复合软环跟踪GPS微弱信号的方法。通过模拟微弱GPS接收信号,从跟踪精度、环路锁定速度和环路的动态应力性能等方面比较了几种载波跟踪环的性能。仿真结果表明:该复合软环可以提高环路跟踪精度和锁定速度,它的等效噪声带宽可以设得更小,减小引入到环路的噪声,提高环路稳定性。     

A PLL Clock Frequency Multiplier Using Dynamic Current Matching Adaptive Charge-Pump and VCO Frequency Reuse

A 3.5 times PLL clock frequency multiplier for low voltage different signal （LVDS） driver is presented. A novel adaptive charge pump can automatically switch the loop bandwidth and a voltage-controlled oscillator （VCO） is designed with the aid of frequency ranges reuse technology. The circuit is implemented using 1st Silicon 0.25 μm mixed-signal complementary metal-oxide-semiconductor （CMOS） process. Simulation results show that the PLL clock frequency multiplier has very low phase noise and very short capture time .     

GPS/INS超紧组合系统载波相位跟踪误差研究

载波跟踪环(PLL)设计是GPS接收机设计中的关键问题,PLL的相位误差源包括相位抖动和动态应力误差.随着接收机工作平台动态性的增加,较大的动态应力误差将导致环路失锁.为适应高动态环境,GPS接收机通常采取INS辅助GPS跟踪环路的超紧组合方式来降低动态应力误差.组合系统提供的外界辅助信息不可能完全精确,所以跟踪环路在减小动态应力误差时,也会引入其他测量误差源.对GPS/INS超紧组合系统PLL跟踪误差进行了详细推导并且得出两个解析公式.仿真结果表明,对超紧组合系统的PLL跟踪误差公式推导是准确的,为PLL环路参数的最优设计提供理论参考.     

锁相环用CMOS鉴频鉴相器及电荷泵的实现

锁相环(PLL)是一个闭环相位自动控制系统，能够利用一个精确且稳定的频率产生一系列频率准确的信号，为系统内部的其它模块提供稳定的高频时钟．鉴相器是锁相环路中不可缺少的重要组成部分，为了改善传统鉴相器捕获范围小、捕获时间长的问题，本介绍一种增加频率检测的鉴相器及电荷泵的设计方法。     

三相三线不对称负载无锁相环Ip-Iq谐波电流检测法

有源滤波器补偿电流的传统检测方法中,由于锁相环存在零点飘移、假锁、失锁等问题,造成基准信号的相位误差,提出了采用无锁相环的检测法检测谐波电路。仿真结果表明,与传统方法向比,该方法简单可靠,降低成本。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。