一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SARADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SARADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm2.通过对该调制器芯片的后...     

一种16位1-kHz88-μW Δ-Σ模数调制器

分析了一个应用于测量的16位精度开关电容Δ-Σ模数调制器.该调制器采用3阶1位单环包含局部谐振器的前馈结构,在保证其具有较大的输入信号允许范围的同时引入零点优化来提高信号/噪声失真比.整体电路使用TSMC 0.35μm混合信号CMOS工艺,采用Spectre进行仿真.结果表明,在信号输入带宽为1 kHz、超采样率128条件下,调制器的动态输入范围为102 dB;在信号为-3.5 dB满幅输入时,其最大信号/噪声失真比为97.84 dB.此外,在1.5 V供电电压下,调制器的功耗仅为88μW,表现出较好的低功耗高精度性能.     

用于植入式医疗设备的低功耗低位逐次逼近型模数转换器

针对植入式医疗设备中关键模块模数转换器(ADC)的超低功耗设计问题,以低功耗的逐次逼近型ADC为基础,提出了低位逐次逼近量化逻辑的模数转换器。量化逻辑主要用于以心电信号为代表的低活动度生物信号,在采用固定分辨率和采样率的情况下,根据信号的变化幅度调整量化次数,以达到降低功耗和压缩数据量的目的,在信号处于基线或缓变间期最少只需要3次量化就可以得到ADC转换结果。采用Global Foundry 0.18m标准CMOS工艺对该ADC进行了电路和版图设计,仿真结果显示,在1.8V的电源电压和1kHz的采样率下,ADC的有效位为9.6b,核心电路平均电流功耗为64～131nA。该低位逐次逼近模数转换器特别适合应用于植入或可穿戴医疗设备中低活动度生物信号的模数转换,在保证量化精度的同时显著降低了ADC的功耗。     

过采样Σ-ΔADC的原理及单片机实现方法

论述了过采样Σ-ΔADC的基本原理及结构,分析了Σ-Δ调制器的频域传输特性和系统的信噪比,给出了实现不同的A/D转换精度必须满足的条件和用单片机实现Σ-ΔADC的具体方法和电路.实际使用表明,该方法测量结果可靠,具有实用价值.     

应用于宽带Δ-∑ ADC的多级运算放大器

为提高运算放大器的带内增益和带宽,提出了一款应用于长期演进(LTE)接收机中宽带Δ-∑模数转换器(ADC)的四级运算放大器.该运算放大器采用前馈Gm-C和密勒补偿相结合的混合型频率补偿方法,以保证运算放大器的稳定性.文中采用0.13μm1P6M CMOS工艺设计了一款高性能的四级运算放大器,并将该运算放大器应用于宽带Δ-∑ADC中.测试结果显示:该运算放大器在1.5 V供电电压下可获得72.8 d B的直流增益、442 MHz的增益带宽积和101 V/μs的转换率;在相同的功耗和带宽下,该放大器的带内(0~10 MHz)增益比传统的两级放大器提高了6 d B以上;采用该运算放大器的宽带Δ-∑ADC在10 MHz的信号带宽下具有68 d B的信噪比和78 d B的无杂散动态范围.     

低电压低功耗音频Σ-Δ ADC调制器设计

针对应用于音频设备中的∑-ΔADC,提出一款改进的∑-ΔADC调制器.该调制器结构改进传统调制器的结构并对调制器系数进行优化,克服传统∑-ΔADC调制器结构的缺点,同时对调制器中的两个关键电路即OTA放大器和比较器也进行优化,极大改善了OTA放大器和比较器性能.改进后的调制器具有低电压、低功耗、高精度和较好的鲁棒性的特点.该调制器采用1.2 V低电压供电,过采样比(OSR)为128,采样频率为6.144 MHz,信号带宽为20 kHz.基于SMIC0.11μm的工艺下,完成了∑-ΔADC调制器的版图设计,并最终流片成功.芯片流片后的成测结果表明,调制器的信噪比达到102.4 dB,有效位达到16.7 bit,调制器的整体功耗仅1.17 mW左右,整个调制器的版图的面积仅为0.122 mm2左右.调制器的成测性能指标表明,该调制器是音频芯片中∑-ΔADC电路的良好选择.     

基于自给时钟的高精度Sigma-Delta ADC设计

为了在电源管理芯片中完成高精度、低功耗的模数转换,提出了1种自给时钟的增量型Sigma-Delta模数转换器(ADC).该ADC由2阶Sigma-Delta调制器结构组成,使用基于过零检测的开关电容积分器代替了基于运算放大器的开关电容积分器,又通过2阶积分器电路的相互触发产生自给时钟,从而无需外部提供时序信号.该ADC使用0.5μm CMOS工艺,在运行500个周期时可以获得的信号噪声失真比(SNDR)为90.06 d B,有效精度为14.66位,转换时间小于330μs,在5 V供电下功耗为0.317 m W.在保持Sigma-Delta ADC较高精度的同时,通过采用基于零点检测的电路减少了所需的外围电路,从而节省了面积.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示：在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

基于TD-LTE终端的连续时间ΣΔ ADC的设计

为了降低TD-LTE终端功耗,采用0.13-μm CMOS工艺实现了一款基于TD-LTE终端的连续时间ΣΔADC。采用该ADC的TD-LTE接收机省去了传统接收机中的低通滤波器,节省了功耗。该ADC采用了3阶、3位量化的结构,并用较简单的方法实现了多余环路延迟(ELD)的补偿。该ADC的硅片测试结果显示在TD-LTE的20 MHz带宽下实现了66 dB的动态范围,功耗为25.1 mA。     

一种MASH结构Σ-ΔADC的指数自适应算法与实现

提出了一种用于级联结构(multi-stage noise shaping,MASH)Σ-ΔADC的自适应算法,并给出了电路实现方式.该算法采用Σ-ΔADC的输出估计输入信号幅度,在不改变噪声传输函数(noise transfer function,NTF)的前提下,通过改变调制器的缩放系数,得到自适应的信号传输函数(signal transfer function,STF),从而使输出信噪比(signal to noise ratio,SNR)在自适应范围内与输入信号幅度保持独立,并给出了具体的实现方法.另外,通过改变调制器最优系数适用范围的方法,将Σ-ΔADC的量化范围提高至满幅.     

高精度Σ-ΔADC中的数字抽取滤波器设计

设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。     

一种实现末位校正的Pipelined ADC设计

设计了一个基于CSMC 0.5um 2P3M CMOS工艺的Pipelined ADC 。改进了末位量化的算法,通过对最低位的输出进行校正来消除误码,提高转换的精度。并优化设计了全电路的OTA模块,在增加一级单元的情况下,控制功耗为75mW。在3.3V电压供电的情况下,可以处理2V范围的输入电压,无杂散动态范围（SFDR）达到67.1dB。     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.     

一种用于CMOS图像传感器的10位高速列级ADC

提出了一种适用于高速小尺寸像素的列级ADC,该ADC采用单斜ADC(single-slope ADC,SS ADC)与逐次逼近ADC(successive-approximation ADC,SA ADC)相结合的方式在提高模数转换速度的同时减小了芯片面积.SS ADC实现5位粗量化,SA ADC实现5位细量化,SA ADC中5位分段电容DAC的桥接电容采用单位电容并利用区间交叠方式实现了误差校正.采用GSMC 0.18,μm 1P4M标准CMOS工艺对电路进行设计,仿真结果表明:所提出的列级ADC在167,kHz/s采样率和3.3,V电源电压下,有效位数9.81,每列功耗0.132,mW,速度比传统SS ADC提高了22倍.     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

双通道高速高精度流水线模数转换电路的实现

为解决传统双通道构架仅适用于低速模拟数字转换电路(Analog-to-Digital Converter,简称ADC)的问题,通过取消数字校准电路,去除信号通道中用于数字校准开关的方式,采用台湾积体电路制造公司(TSMC)0.18μm CMOS工艺,用双通道流水线构架实现了高速高精度ADC,确保ADC达到12位信号转换精度的同时,信号转换速度达到了200 Ms/s.通过测试,该电路在模拟输入信号为10 MHz,差分振幅为1.25 V,电源电压为1.8 V,信号采样频率200 Ms/s条件下获得信噪失真比为64.7 d B,无杂散动态范围为86.3 d B,电路整体功耗为356 m W,测试结果证实该设计在降低模数转换电路设计难度的同时节省了功耗.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明：在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

一种基于开关逻辑结构的低功耗SAR ADC的设计

设计并实现了一款10位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗.仿真结果表明,该模数转换器在Chartered 0.35μm 2P4M工艺下实现了10位精度,转换速率为250 kHz,信噪比大于60 dB,功耗小于2 mW.流片后测试结果显示芯片达到设计指标要求,平均功耗为1.97 mW.     

一种新型高精度低压CMOS带隙基准电压源

为消除运算放大器失调电压对带隙电压精度的影响,采用NPN型三极管产生ΔVbe,并设计全新的反馈环路结构产生了低压带隙电压.电路采用SMIC 0.18μm CMOS工艺实现,该新型低压带隙基准源设计输出电压为0.5V,温度系数为8ppm/℃,电源抑制比达到-130dB,并成功运用于16位高速ADC芯片中.