通信系统中差分型电荷泵锁相环

高性能的锁相环芯片,是当今通信领域研究的一个重点.通过改进普通型电荷泵锁相环电路模块,设计出一种带有共源共栅电流源的差分型电荷泵锁相环,使之有效地控制时钟馈通、电流不匹配、电荷注入和电荷共享等非理想效应,保证电荷泵的充放电速度更快、抖动更低.仿真结果表明,该设计实现了快锁低抖特性.     

一种改进型高性能CMOS锁相环电荷泵的设计

设计了一种高性能锁相环电荷泵电路.该电路采用UMC 0.18μm Mix-Mode CMOS工艺实现.仿真结果表明,通过利用电荷共享加速电流镜的开启,该电荷泵开启时间仅为0.3 ns,不会产生鉴相死区,能较好地抑制时钟馈通、电荷注入等非理想特性的影响,并且适合于低电压工作.通过与传统型及参考型两种电荷泵电路的仿真对比,验证了所设计电荷泵的优越性.     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

一种应用于射频接收机的电流舵电荷泵设计

电荷泵锁相环(charge pump phase-locked loop, CPPLL)作为频率合成器(frequency synthesizer, FS),广泛应用于接收机中来提供低杂散、低噪声、高频谱纯度的本振(local oscillator, LO)信号。电荷泵(charge pump, CP)作为关键模块之一,其存在的非理想效应以及失配会带来更高相位噪声影响锁相环(phase-locked loop, PLL)频率综合器输出本振的频谱纯度。基于台积电(Taiwan semiconductor manufacturing company,TSMC ) 0.18 μm CMOS工艺,采用电流舵电荷泵结构并加入泄漏电流模块设计了一款低电流失配率、低相位噪声的电荷泵电路,较好地克服了传统电荷泵所存在的非理想效应,使整个电荷泵电路的相位噪声保持在较低的水平。利用Cadence Spectre对电荷泵的整体性能进行仿真。仿真结果表明,供电电压为1.8 V时,电荷泵电流为31.71 μA,最大相位噪声为-230 dBc/Hz,在0.4~1.4 V输出电压范围内最大电流失配率仅有0.22%。     

适于MEMS加速度计读出电路带宽可调的低通滤波器

提出了一种适于MEMS电容加速度计读出电路带宽可调的低通滤波器,带宽调节范围为100Hz～8kHz。信号频率低于500Hz时选用开关电容低通滤波器,高于500Hz的信号则由连续时间低通滤波器来处理。该低通滤波器采用1.2μm的2P2M的N-阱CMOS工艺实现。设计中分析并解决了因时钟信号引起的制约开关性能的因素:优化的开关时序消除了电荷注入引起的非线性;时钟馈通敏感节点增加虚拟开关抵消了耦合电荷;高PSRR共源共栅折叠式差分输入结构,有效地抑制了来自电源的干扰,改善了电路的性能。     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

用于偏置电路的低纹波电荷泵设计（英文）

提出了一种低电压CMOS工艺下用于偏置电路中的低漏电流电荷泵电路设计.漏电是输出纹波的主要来源,引入两个不同频率的时钟,通过控制电荷转移器件的开关交替动作来抑制反向漏电流.与传统设计相比,在每级电荷泵单元中增加了两个额外的MOS管,用于维持电荷泵单元中每个晶体管的衬底电位.详细分析了时钟和寄生所引入的非理想效应,并在0.35 μm工艺下设计了一款电荷泵电路.仿真结果表明,所提出的9级电荷泵在1.4 V电源电压下能够实现13.4 V直流输出和0.17 mV纹波电压.这种电荷泵结构具有更好的噪声性能,可用于给传感器电路提供稳定的电压偏置.     

基于CMOS工艺流水线型模数转换器采样保持电路设计

采样保持电路作为流水线模数转换器中的重要单元一直是高速高分辨率模数转换器研究设计者十分关注的内容.文章介绍了基于CMOS 0.6μm工艺的流水线模数转换器前端采样保持电路以及运放电路的设计仿真.该电路采用电容下极板采样、折叠式共源共栅技术,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了采样电路的线性度,节省了芯片面积,降低了功耗.     

恒定、匹配的大电流输出电荷泵电路

用TSMC 0.18μm CMOS工艺设计了一种应用于5 GHz锁相环型频率合成器中的电荷泵电路.该电路运用单位增益运放电路和自偏置共源共栅电流源电路实现了充放电流的高度匹配.充分利用单位增益运放电路减小电荷泵输出端的电荷共享现象,使电荷泵电路结构较简单并减小了功耗.Spectre后仿真表明,在电源1.8 V、输出电压0.5-1.3 V,充放电流失配率小于0.8%,电流绝对值偏移率小于0.6%,最大功耗8.53 mW.     

电荷泵对小数分频锁相环相位噪声的影响

与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.     

用于高速PLL的CMOS电荷泵电路

提出了一种应用于高速锁相环中的新型CMOS电荷泵电路．电荷泵核心部分为一带有参考电压电路的双管开关型电路,并对运放构成的反馈回路进行了改进,降低了电荷泵输出电压的抖动．电路采用chartered0．35μm 3．3 V CMOS工艺实现,模拟结果表明电流源输出电压在1～3V区间变化,其输出电流基本无变化,上下电流的失配率小于0．6％,具有很高的匹配性．在3．3V电源电压下,电荷泵输出电压的范围为0～3．1V,具有宽摆幅和低抖动（约0．2mV）等优点,能很好地满足高速锁相环的性能要求．     

适于MEMS加速度计读出电路带宽可调的低通滤波器

提出了一种适于MEMS电容加速度计读出电路带宽可调的低通滤波器,带宽调节范围为100～8000 kHz。信号频率低于500 Hz时选用开关电容低通滤波器,高于500 Hz的信号则由连续时间低通滤波器来处理。该低通滤波器采用1.2 μm的2P2M的N-阱CMOS工艺实现。设计中分析并解决了因时钟信号引起的制约开关性能的因素：优化的开关时序消除了电荷注入引起的非线性;时钟馈通敏感节点增加虚拟开关抵消了耦合电荷;高PSRR共源共栅折叠式差分输入结构,有效地抑制了来自电源的干扰,改善了电路的性能。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

宽带Σ-Δ锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案,提出了宽带Σ-Δ锁相环中采样保持技术的实现方案.方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定,可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分,从而解决了使用相位内插的Σ-Δ锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题.仿真结果表明,使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声.     

宽带∑-△锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案,提出了宽带∑-△锁相环中采样保持技术的实现方案．方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定,可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分,从而解决了使用相位内插的∑-△锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题．仿真结果表明,使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声．     

锁相环中低电流失配电荷泵的设计

提出了一种应用于低供电电压低相位噪声锁相环系统的低电流失配的电荷泵电路。仿真结果表明,输出电压0．4V～1．3V范围内。电荷泵上下电流失配小于1％,满足低供电电压锁相环系统对电荷泵的要求。电路采用中芯国际0．18μm标准数字工艺参数仿真。     

一种适用于低电压应用的低漏电高性能电荷泵

文章提出一种适用于低输入电压应用的新型电荷泵,电路采用一种由NMOS晶体管和小电容组合而成的电压转换开关,通过将开关的栅极连接到时钟信号以控制电荷泵各阶之间的节点电压的变化,使得电荷泵的电荷转移开关阻值降低,同时反向漏电流减小.以4阶电荷泵为例,采用SMIC 40 nm CMOS标准工艺库进行仿真以验证该结构的有效性....     

一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6～2.7 GHz。仿真结果显示：当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。