高速高精度模数转换器的数字后台校准算法

研究了模数转换器(ADC)的数字后台校准技术,提出了一种针对2.5 b/级高速高精度流水线ADC的数字后台校准算法.在2.5b/级电容翻转式余量增益电路(MDAC)中注入与输入信号相关的抖动信号,提取MDAC中由于电容失配和放大器增益有限性造成的非线性误差,并在最终的数字输出端对这些误差进行校准.文中提出的数字后台校准算法具有电路实现简单、不中断ADC正常工作、适合高速高精度流水线ADC等优点,能有效地降低电容失配和放大器有限增益等非理想因素对流水线ADC精度的影响.仿真结果表明,经校准后的ADC信号噪声失真比可从63.3dB提高到78.7dB,无杂散动态范围由63.9 dB提高到91.8 dB.     

一种高速、低复杂度的数字校准技术

介绍了一种应用于高速高精度流水线模数转换器的数字后台校准技术.该技术基于2.5位/级的开关电容式MDAC结构,在前2级MDAC引入用于携带误差信息的随机序列,利用信号相关理论在数字域中通过累加、平均的方法提取出这些误差信息,并在最终的数字输出端补偿.该技术能够有效地减少由于电容失配和增益有限性等非理想因素的影响,提高系统的性能;同时它具有算法简单、应用灵活、不中断正常输出、工作频率高等特点.经过FPGA验证,校准后有效位数从8.5 bit提高到13.7 bit,无杂散动态范围从52.7 dB提高到108.4 dB.     

适用于宽带宽输入的TIADC时间误差校准算法

文章设计了一种适用于宽带宽输入的时间交织模数转换器(time-interleaved analog-to-digital converters, TIADC)时间失配误差校准算法。从通道间的相乘互相关原理展开分析,引入误差符号判别模块实现任意输入带宽的TIADC时间失配误差提取。误差补偿模块采用一种改进的基于泰勒级数展开的误差校准方法,进一步减小硬件实现规模。误差提取与误差补偿模块组成闭环自适应结构,能够实时进行宽带宽输入的TIADC时间失配误差校准。利用一个4通道12位的TIADC进行验证,假设通道间存在3%T_s(T_s为采样时间)以内的时间失配误差,当输入归一化频率f_(in)/f_s(f_(in)为输入频率,f_s为采样频率)分别为0.406、0.813、1.321时,校准后系统的信噪比提高了43 dB以上,有效位数(effective number of bits, ENOB)提高到11.82 bit以上。仿真结果证明了该方案的有效性。     

应用于9通道8-bit 1 GS/s时钟交叠SAR ADC的后台校准改进方法

报道了三种应用于时钟交叠模数转换器(Time-Interleaved ADC,TI ADC)的后台校准改进方法,分别校准系统中多通道之间的失调失配、增益失配以及多相位时钟之间的时间偏差.失调校准技术基于统计学期望算法,增益校准技术基于统计学方差算法,时钟校准技术基于平均过零点算法,3种校准技术皆由改进的误差检测模块和误差补偿模块来实现.误差检测以及补偿模式可以根据TI ADC的设计要求调节校准精度.对带有误差失配的9通道8-bit 1GS/s时钟交叠SAR ADC电路仿真验证,经过校准,无杂散动态范围皆高于63dB,失调失配小于0.1LSB,增益失配小于0.23%,时间偏差小于3ps.     

一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

一种时间交织ADC的时间失配后台校准算法

利用输入信号的自相关特性设计了一种用于时间交织模数转换器(ADC)时间失配误差的自适应数字后台校准算法,该算法利用输入信号的自相关特性以及统计的方法,在后台将子通道的输出作相关运算以估计失配误差,再利用基于farrow结构的分数延时滤波器进行误差校正.误差估计部分和校准部分构成一个反馈环路,可以实现误差的实时跟踪和校正.Matlab仿真结果表明:当输入信号归一化频率为fin/fs=0.096 88时,经校准后,系统的SNR提高11dB以上,校准效果明显.该算法适用于任何类型的输入信号,且在硬件实现方面也比较简单,farrow结构实现的滤波器只用3~5阶就可以满足校准精度要求,特别适用于工程实现.     

双通道可重构14 bit 125 MS/s流水线ADC

提出了一种双通道可重构14 bit 125 MS/s流水线模数转换器(ADC).该双通道14 bit ADC可工作在并行双通道14 bit 125 MS/s、时间交织14 bit 250 MS/s以及求和15 bit 125 MS/s三种模式.为抑制通道间失配误差的影响,提出一种数模混合前台校准技术.为减少ADC输出端口数目,数据输出由高速串行数据发送器驱动,并且其工作模式有1.75,2,3.5 Gbit/s三种.该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,对于相同的10.1 MHz的输入信号,该ADC电路在14 bit 125 MS/s模式下的SNR和SFDR分别为72.5 dBFS和83.1dB,在14 bit 250 MS/s模式下的SNR和SFDR分别为71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分别为75.3 dBFS和87.4 dB.芯片总体功耗为461 mW,单通道ADC内核功耗为210 mW,面积为1.3×4 mm~2.     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

MASH结构中误差的自适应数字校正方法

为了消除级联结构的sigma-delta(MASH)N制器中由于运算放大器的有限增益和电容失配等非理想因素带来的误差，在构造出误差模型的基础上提出了一种自适应的数字误差校正算法及其实现结构。以1-1-1结构为例，对此算法进行了仿真。结果表明，经过校正的调制器的信噪比提高了10dB以上，动态范围则扩大了20dB以上。     

一种适用于802.11a/g无线局域网接收机的实时压扩开关电容模拟基带电路(英文)

由于采用正交频分复用(OFDM)技术,802.11 a/g无线局域网接收机的模拟基带电路需要克服12 dB峰均功率比(PAPR).本文设计了一种基于实时压扩方式的模拟基带电路,主要包括5阶开关电容低通滤波器和10-bit流水线模数转换器.滤波器的截止和时钟频率分别为10 MHz和100 MHz,模数转换器的采样时钟为25 MS/s.经滤波器压缩的信号直接经过模数转换器,同时信号扩展在后端数字域完成,无需采用模拟放大器恢复信息.因为动态范围扩了2 bit,基于压扩方式的模拟基带功耗大约为传统基带的四分之一.本设计采用1.2 VIBM CMOS工艺实现,设计功耗为75mW.     

基于协方差矩阵重构和导向矢量优化的波束形成算法

针对传统波束形成算法在导向矢量失配和协方差矩阵误差情况下输出信干噪比下降严重的问题,提出了一种基于协方差矩阵重构和导向矢量优化的稳健自适应波束形成算法。该算法通过估计信号和干扰的功率及方向,重构干扰加噪声协方差矩阵,同时结合投影和空域积分思想,对假定的导向矢量进行优化计算,使其接近真实的导向矢量。进而通过相关运算求得复数加权值实现波束形成。所提算法可以有效抑制干扰,提高输出信干噪比。在多种失配存在的情况下,所提算法也具有较好的性能。研究共进行了6个仿真实验,所提算法性能均优于所对比算法。所提算法在快拍数固定且存在导向矢量失配的情况下,相比于最差情况性能最优算法有约5 dB的输出信干噪比提升。在信噪比固定且存在导向矢量失配的情况下,相比于对比算法均有4 dB以上的性能提升。实验结果验证了所提算法的有效性。     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

分时交替模数转换器通道失配校准技术进展

在简要介绍分时交替模数转换器采样技术及通道失配对其影响机理的基础上,阐述了近年来国内外分时交替模数转换器误差校准技术的最新研究进展,归纳了各个校准技术的实现方法及优缺点.大多数校准技术具有误差估计精度高、收敛速度快、自适应性强等优点,同时存在计算复杂、资源浪费、硬件实现困难等缺点;并进一步分析了当前校准技术存在的关键问...     

10位高速分级比较型单斜模数转换器

本文设计了一种用于CMOS图像传感器的高速列并行分级比较型单斜模数转换器。利用两个斜坡发生器,采取两次分区间比较和减法运算相结合的方式,将信号分级转换。结合流水线操作模式,转换速度比传统单斜模数转换器提高12倍。该ADC在0.18μm工艺下,实现了10位精度和263ks/s的高转换速度。ADC的DNL=+0.83/-0.82LSB,INL=+0.51/-1.5LSB,SNR=58.28dB,ENOB=9.3bit。     

流水线结构模数转换器电容的误差平均技术

电容误差平均技术是一种本质线性(inherentlylinear)的流水线模数转换电容失配校准技术,但其性能指数(分辨率×速度与功耗×面积之比)并不理想。为了提高性能指数,该文提出了一种改进的电容误差平均技术。该技术利用跨导运算放大器(OTA)的端口交换操作和双采样的误差平均功能来完成OTA失调的抵消,不需要采样相中的OTA单位增益状态,从而一方面加快了建立速度,另一方面使得相邻级可共享OTA,减少了功耗和面积。电路分析和MATLAB软件仿真表明,在两种典型的情况下,改进的方法能将速度提高14%(OTA为开关电容共模反馈)和23%(OTA为非开关电容共模反馈);而且由于OTA可共享,模数转换器(ADC)的功耗可降低近一半。改进的技术更适用于高速高精度及连续工作的应用场合。     

时间交替模数转换器采样时间失配校正方法的研究

时间交替模数转换器（TIADC）是近几年来实现高速数据采集的重要方法,由于能最大限度提高实时采样速率并便于硬件实现,已经普遍用于商业应用中．本文对时M交替模数转换器的采样时间失配误差产生原因及影响进行分析,并对一种双通道的基于相位误差估计的梯度的采样时M失配误差的校正方法进行研究和说明,可以看到该自适应算法是鲁棒的,在不同的奈奎斯特区域中都能收敛于最优值．     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

采用幅度响应约束的鲁棒自适应波束形成算法

针对大导向矢量失配误差造成传统自适应波束形成算法鲁棒性下降的问题,提出采用幅度响应约束的鲁棒自适应波束形成算法。该算法首先对接收数据协方差矩阵失配进行建模优化,然后根据已知的多径相干信号大致来波方向信息对波束主瓣进行幅度响应约束,并利用所提引理将优化问题转化为迭代二阶锥规划问题,最后对权矢量直接进行求解获得最佳值。仿真结果表明:该算法能够针对多径相干信号形成多波束主瓣,自由控制波束主瓣宽度和纹波水平。当期望信号的方向偏差达到3.5°、输入信干噪比在-5~10dB范围内变化时,该算法的阵列输出信干噪比优于不确定集类算法0~6dB,对大导向矢量失配误差鲁棒性更高。     

一种基于分段电容的低功耗SARADC设计

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.