过电平采样模数转换器误差源的建模

过电平模数转换器采用异步采样的方式进行数据转换.主要对转换器的不同时间模式进行了研究,综合分析了误差源对异步采样ADC性能的影响,特别对有限时间分辨率、有限精度量化两种主要误差源进行了详细分析.通过优化设计,将计算采样时刻的最大量化误差降为计数器时钟周期的一半,有效提高了系统的信噪比(SNR).推导出SNR的方程,对于固定的时钟频率,当量化分辨率较大时,SNR达到62dB左右.通过仿真确认了方程的正确性.     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

基于H∞频域整形的微积分控制参数在磁悬浮轴承中的应用

讨论了基于H∞频域整形的比例、积分及微分（PID）控制参数的选取,设计了PID控制器,对径向磁悬浮轴承的控制做了计算机仿真,并进行了实验验证,研究表明,控制系统的鲁棒稳定性和对低频干扰的抑制干扰的抑制能力与系统带宽膛关,其实现指标可由灵敏度函数与互补灵敏度函数之比来确定。     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

H.264/AVC编码器中运动估计的低代价VLSI实现

通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。     

基于新型脉动阵列的RSA密码处理器

应用于RSA密码系统的蒙哥马利模乘法算法,在专用集成电路实现时可以采用脉动阵列结构。长比特（1024位以上）数据的全局信号传输和乘法器的动态分割问题,对于RSA密码处理器的速度提高是非常重要的因素。作者提出一种基于模块的全局信号广播策略,减少全局信号的影响：通过采用流水化的总线传送全局数据;通过移位寄存器传送控制信号以及用于连续的乘法的中间结果。除了全局时钟之外的信号都被限定在一个模块内部或者相邻的2个模块之间。中国剩余定理（CRT）的采用,将解密速度提高了近4倍,作者提出一种冗余结构,使得在采用CRT时乘法器可以有效的进行动态分割。     

AD9516-3时钟设计及在中频数字系统中的应用

高速ADC（analog to digital converter,模／数转换器）对时钟质量的要求越来越高,为此介绍了一种基于时钟同步器与抖动清除器AD9516．3的低抖动时钟设计,并分析了时钟抖动对信噪比的影响,介绍了在中频数字接收机中AD9516—3的具体设计应用,引入了Signal Tap这种新的测试方法,最后测试了时钟性能,整体指标达到设计要求．     

微弱加性扰动对ADC影响的定量分析

在采集系统中,通常采用扰动技术来提高采样的SFDR和分辨率。本文通过傅立叶变换推导出加微弱加性扰动时ADC"总谐波失真"的数学表达式,从而定量分析微弱加性扰动对SFDR的影响;同时,利用卷积的图解法计算出微弱加性扰动时ADC的平均量化误差具体表达式,进而获取微弱加性扰动时ADC的分辨率。最后,采用matlab对加有微弱加性扰动的采样系统进行了仿真。结果表明,在ADC的输入信号上加微弱扰动信号,其分辨率有明显提高,SFDR提高了大约15dB。     

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter，ADC)的信噪比和无伪波动态范围(spurious free dynamic range，SFDR)等指标的影响．使用Labview在计算机上建立ADC仿真系统，并用Analog Devices公司的AD6644设计了两套电路，对采样时钟抖动不同的AD6644的变换性能进行实际测量，分析了实测结果，还进行了对比仿真实验，并和理论分析互相验证．结果显示时钟抖动严重影响ADC的SNR，采样频率越高，影响越大，但会改善SFDR．理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考．     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

一种10bit 50MS/s低功耗流水线模数转换器

设计了一个10 bit精度,50 MS/s采样频率的流水线型模数转换器,通过运算放大器共享和省略采样保持实现低功耗.第1级为单比特输出,它能够在将信号摆幅减半的同时保持信噪比不衰减,减半的摆幅使得运放直流增益和带宽要求以及电容匹配要求降低.由于采用运放共享技术,该设计只使用了4个运放,功耗相比传统结构降低1/3.采用0...     

一种高速、低复杂度的数字校准技术

介绍了一种应用于高速高精度流水线模数转换器的数字后台校准技术.该技术基于2.5位/级的开关电容式MDAC结构,在前2级MDAC引入用于携带误差信息的随机序列,利用信号相关理论在数字域中通过累加、平均的方法提取出这些误差信息,并在最终的数字输出端补偿.该技术能够有效地减少由于电容失配和增益有限性等非理想因素的影响,提高系统的性能;同时它具有算法简单、应用灵活、不中断正常输出、工作频率高等特点.经过FPGA验证,校准后有效位数从8.5 bit提高到13.7 bit,无杂散动态范围从52.7 dB提高到108.4 dB.     

一种提高流水线模数转换器速度的方法

针对电荷转移流水线模数转换器 (ADC)的结构特点 ,提出了一种增加模数转换速度而保持功耗不变的方法。该方法在流水线级电路的采样相引入一个额外的时钟相来释放要接入到前级反馈放大器的电容上的电荷 ,以此来优化反馈放大器建立过程的起点 ,从而减小最大可能的建立时间。理论分析和计算机仿真表明 :该方法对常用的电荷转移流水线结构均有效 ,但更适用于低级分辨率、低线性输入范围、低建立精度和低电容缩减系数的流水线结构。当在低线性输入范围、无电容缩减处理的 1b/级或 1.5 b/级的流水线结构中应用该方法时 ,可将 A/ D转换周期降低达 30 %。     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

集成电路电磁适应性的时钟信号调制

电磁干扰(EMI)是瞬时功能故障的主要来源之一,原因是电源供电线上的噪声注入引起了VDD和GND的额定值的波动.介绍了一种新的方法来增强片上系统(SoC)关于电源和接地电压瞬变时的信号完整性,并且这种方法完全符合IEC 61000-4-29 标准.其基本思想是设计和IEC 61000-4-29兼容的集成电路,通过局部和动态地将时钟占空比去适应传播延迟的变化和扰动的逻辑路径.当无法满足时,该方法导致暂时把集成电路的工作频率减小到满足该标准的最小值.根据异常电网活动,时钟占空比调制(CDCM)是通过使用正和/或负边沿时钟展宽逻辑(CSL)块来实现的.基于这个概念,在尽可能保持时钟高速频率的同时,数字电路对于电源供电线上波动的耐受性将会更强.该方法可被视作一种在线提供动态自适应同步的监视技术.通过SPICE模拟,实验结果表明此方法的有效性.     

低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

一种改进跨导运放的采样保持电路

采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率.本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈（CMFB）电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65 v快速稳定.该采样保持电路基于0.5 μm 2P3M CMOS工艺,使ADC达到了10位,40 MHz的性能,一级采样电路在3.3 V的电压下其功耗为6 mW.     

高速ADC构成的并行/交替式数据采集系统的非线性研究

研究了高速ADC及由其构成的并行?交替式数据采集系统的DNL(微分非线性)与INL(积分非线性)及有关测试理论与方法。由单片ADC的DNL和INL导出了并行?交替式数据采集系统的DNL和INL的数学表达式;采用统计直方图方法分别对单片ADC和由双片ADC组成的并行?交替式数据采集系统进行了计算机仿真。结果表明,并行?交替式数据采集系统的DNL与INL小于每一通道单片ADC的DNL和INL。     

同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响．文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析．结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果．文中还给出了设计中门控时钟问题的解决方法。