微细电火花加工脉冲电源及其脉冲控制技术

为了提高微细电火花加工效率,通过分析微细电火花加工特点,改进了主放电回路,设计了一种基于现场可编程门阵列（FPGA）的微细电火花加工脉冲电源.该电源集成了放电状态检测功能,能够判断每一个脉冲的放电状态,并及时切断有害脉冲.设计了应用于微细电火花加工的清扫脉冲回路,可在极间加载高能量窄脉宽的清扫脉冲,以清除积聚在极间的加工屑.利用该电源在桌面式微细电火花加工机床上进行了微细深孔加工实验和微细孔极限加工实验,取得了较好的加工效果.     

FPGA的可靠时钟设计方案

对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.     

基于声信号处理的系统设计方法

本文是作者毕业设计的一部分.介绍了基于声信号处理的系统设计方法,包括FPGA系统硬件设计、输入设计、EP1CT100C8的JTAG配置、FPGA的芯片配置、FPGA系统软件设计等几个部分.     

基于Virtex-Ⅱ的时钟数据恢复电路的设计

高性能的通信质量要求高稳定性和高精度的时钟,然而在传输过程中不可避免会出现时钟的抖动.这些抖动就给传输带来了偏差,因此,对于时钟的恢复是非常有必要的.基于Virtex系列FPGA,设计了用于时钟数据恢复的电路,经验证该设计电路能有效地恢复输入的时钟数据信号.     

基于FPGA的时钟采样帧发生器设计

在串行通信中,为使系统具有灵活的可编程性和可移植性,减小系统体积,降低开发成本,详细地描述了一种时钟采样帧发生器总体结构。结合FPGA特性和VHDL语言,对时钟采样帧发生器各组成模块进行了接口定义,同时在ModelS im SE中进行了功能仿真验证。圆满完成了基于FPGA的时钟采样帧发生器IP核设计。通过实践表明,设计的时钟采样帧发生器IP核可靠易用,可扩展功能强,满足了实际应用系统的技术要求。     

基于FPGA与DSP的DS12CR887精密时钟设计

DS8887是一款内置晶振和锂电池的高精度时钟芯片.介绍一种基于FPGA和DSP使用DS887精密时钟芯片的设计方案.采用FPGA可以缩小设计周期,便于硬件实现,提高系统的稳定性;通过DSP控制实现对时间的读取与写入.本设计使得时钟的读取运行时间短,操作简单,系统稳定.     

基于AD9912的快跳频综源设计

以DDS芯片为核心器件,利用FPGA控制,时钟分配器提供稳定频率输入,设计了一套快跳的频综源。针对项目中的指标进行具体芯片的选型,并对系统方案进行了论证。最后运用AD9912、AD9516等芯片完成了快跳频综源的系统搭建。     

FPGA在数字示波器中的应用研究

以Altera公司的现场可编程门陈列EP1C6Q240为核心器件,研究FPGA在数字示波器中的应用.充分利用FPGA内部可定制的宏功能模块及其他丰富的资源,将数字示波器中的时钟分频电路、锁存器和数据缓存电路等集成在一片FPGA芯片上.给出了系统结构图和FPGA实现的各功能模块电路,并利用QuartusⅡ9.0对各模块进行设计、编译和仿真.实验测试表明,该系统能精确地测量各种信号波形,运行可靠,有效地降低了系统的成本.     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。     

时钟数字平滑技术在FPGA中的设计

时钟平滑技术是复分接系统中关键的接口技术，传统设计中锁相环部分使用FPGA外围芯片电路实现。占用硬件空间，成本高，又由于是模拟电路而调试复杂。该文提出了一种不使用任何外围电路而用FPGA内部逻辑实现对基群信号非均匀数据和时钟的平滑处理技术，并例举实例，论述设计中的参数设置和时钟切换技巧。     

触发器三种触发方式的分析与比较

分析与比较了触发器三种触发方式:电平触发、脉冲触发、边沿触发.在不同的触发方式下,当触发信号到达时,触发器的状态转换过程具有不同的动作特点.特别是时钟信号在有效电平时,输入端信号发生变化,主从结构的SR触发器的多次翻转,而主从结构的JK触发器发生"一次翻转"的情况.掌握这些动作特点对于正确使用触发器是非常必要的.     

脉冲微波式氢原子钟初步结果

通过向原子钟微波腔内导入相干的脉冲微波信号,同时设置适当的脉冲信号参数,可以激发原子共振跃迁的Ramsey条纹,利用其中心条纹作为钟跃迁可以极大地压缩原子钟的谱线宽度,有望提高原子钟的电性能指标.该项技术已经在pop铷钟上得到应用,成功压缩了铷原子的共振谱线线宽.中国科学院上海天文台在被动型氢原子钟物理系统的基础上,开展了氢原子微波脉冲激励技术的研究,设计了微波脉冲扫频电路,目前已经初步观测到氢原子的Ramsey条纹,从而证明了该项技术用于氢原子钟的可行性.计划优化系统和微波信号参数,从而进一步压缩原子线宽.同时设计完善的伺服电路,实现原子钟的环路锁定,形成脉冲微波式氢原子钟,并测试和优化了整机性能指标.     

一种基于状态机的毛刺信号滤波方法

提出并实践了一种状态机的实时滤波方法,并成功应用于某军用车辆速度检测. 该方法以CPLD(FPGA)作为硬件,在高频时钟驱动下检测信号中瞬态脉冲宽度,滤除宽度短的脉冲,输出宽脉冲,从而实现脉冲干扰滤波功能. 阐述了该方法的原理和状态机实现方法,分析了该方法的滤波特性,并通过仿真计算其在方波毛刺信号上的应用,论证了该方法的可行性以及滤波宽度变化对该方法精度的影响.      

ADC0809模数转换器的测试与研究

使用多组不同频率和不同脉宽的工作时钟,定量测定分析ADC0809模数转换器的转换速度和转换结果,测试结果表明：该模数转换器的最高工作时钟频率可达3MHz;工作时钟的脉冲宽度只要不小于166ns就是有效的,本测定结果为提高ADC0809模数转换器的使用效能提供了可靠的实验数据。     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

基于GPS的破片测速多设备同步触发方法

针对破片测速多设备同步触发时易误触发，布线困难等问题，提出了一种基于GPS的破片测速多设备同步触发方法。利用GPS高精度的秒脉冲和UART时间信息周期性的同步设备系统时间；使用FPGA作为控制芯片，使用高精度晶振作为基准时钟，进一步降低误差。理论分析了在30秒同步一次情况下，双设备时间误差最大为8.4us，长时间GPS不同步时多台设备累积误差到达1ms时间为59分钟。利用示波器对GPS模块的秒脉冲信号精度做了验证，证明两个GPS模块秒脉冲之间误差在50ns以内。最后使用数据采集仪采集同一周期性三角波，设置为GPS触发方式。两台设备在同一时间触发，观察采集到的波形，两台设备的时钟误差在20us以内，验证了方案的可行性。     

基于频差倍增技术的陡脉冲上升时间测量系统

阐述了高速计数器测量陡（快）脉冲上升时间的原理,提出了基于频差倍增技术的计数方案,实现了由较低频率计数器进行较高频率计数,进而提高陡脉冲上升时间测量精度的目的。把高密度可编程逻辑器件（CPLD）的外接100MHz晶振作为系统低频时钟,利用D触发器组对时钟信号进行分频、倒相,经过二级倍频后混频器输出200MHz的脉冲作为计数脉冲,将计数精度提高至5ns左右,满足了测量要求且降低了测量成本,并可推广应用于测量脉冲的下降时间、脉冲宽度和周期等．     

BD2/GPS高精度同步时钟装置的设计与应用

针对CCD(Charge Coupled Device)相机在探测脉冲激光光斑过程中曝光时刻与脉冲激光同步的问题, 提出一种利用超前预测方式同步触发CCD相机抓拍光斑图像的高精度时钟源设计方案。该装置主要采用北斗2导航系统(BD2： BeiDou2 navigation satellite system)/全球定位系统(GPS： Global Positioning System), 双模接收单元提供的协调世界时(UTC： Universal Time Coordinated）时间以及高精度秒脉冲（PPS： One-Pulse Per -Second）时间基准作为同步时钟装置的基准源, 并结合现场可编程门阵列(FPGA： Field Programmable Gate Array)高速时序计算与微控制单元接口技术, 保证CCD相机同步抓拍时间, 从而完成高精度的同步触发。实验表明, 该装置可以提供微秒级时间同步精度和标准授时信息, 有效地缩短了CCD相机曝光时间, 得到完整清晰的高信噪比脉冲激光光斑图像。     

用Multisim软件分析触发器的状态变化过程

介绍了用Multisim仿真软件分析触发器状态变化过程的方法,即用Multisim仿真软件中的字组产生器产生触发器的时钟脉冲、数据输入、异步控制等多路信号,字组产生器的字组内容反映触发器状态变化特点及逻辑功能;用Multisim中逻辑分析仪多踪同步显示触发器的各种输入及状态输出波形,可直观描述触发器的状态变化过程。所述方法的创新点是解决了触发器的工作波形无法用电子实验仪器进行分析验证的问题。     

基于CPLD的数字电子钟仿真研究

本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器(秒、分计数)、1个12进制计数器(时计数)。在MAX+PLUSⅡ软件中此电路得到了仿真验证。