基于FPGA和DDR3SDRAM的高精度脉冲发生器设计与实现

文章介绍了一种基于现场可编程门阵列(field-programmable gate array,FPGA)和第三代双倍速率同步动态随机存储器(third generation of double-data-rate synchronous dynamic random-access memory,DDR3 SDRAM)...     

基于非结构化数据的LLE-WOA-LSSVR碳价格组合预测模型

在传统的组合预测模型中,利用的数据大多为结构化数据,然而在网络环境下,非结构化数据广泛存在,因此充分利用非结构化数据所提供的有效信息是预测中要解决的关键问题之一.针对上述问题,文章构建了基于非结构化数据的局部线性嵌入和鲸鱼优化算法的最小二乘支持向量回归(locally linear embedding-whale op...     

基于FPGA的二维双向CFAR处理器的设计与实现

在雷达自适应检测中,一维恒虚警率（CFAR）处理器只能在单一维度进行目标检测.因此基于一维CFAR算法提出一种在现场可编程门阵列（FPGA）上实现的二维双向CFAR处理器结构.该结构同时考虑了距离维和多普勒维的检测信息,提高了检测精确度.该处理器支持CA、GO、SO、OSCA、OSGO、OSSO等6种CFAR检测算法可选,支持参考单元数量、保护单元数量、排序值、门限因子可配置,可在多种杂波环境下应用.实验结果表明,当信噪比为12 dB时,6种检测算法检测概率均在80%以上;该处理器的最大综合时钟频率为137 MHz,使用的逻辑单元远小于FPGA资源,可以满足工程实际应用要求.      

引入SRAM的三级缓存技术在高速通信中的应用

在高速通信过程中,数据处理系统通常需要数据缓存来实时存储收到的数据.利用现场可编程门阵列(field programmable gate array,FPGA)内部资源构建的先进先出(first in first out,FIFO),其容量有限,在数据通信过程中由于读写速度不匹配而导致FIFO溢出,从而出现丢数现象.为此设计并实现了一种三级缓存结构,在FPGA外部引入1 MByte容量的静态随机存储器(static random access memory,SRAM)作为中间级缓存,输入级和输出级缓存为FPGA内部的FIFO,FPGA控制数据的传榆和对SRAM的读写操作.采用三级缓存技术,简化     

一种降低DRAM系统刷新功耗的混合主存设计

传统计算机体系结构中主存由动态随机存取存储器(DRAM)构成,而DRAM的刷新功耗随容量的增大而急剧增大.为应对这一问题,业界开始关注新型非易失性存储器(NVM).NVM具有掉电后数据不会丢失、不需刷新的优势,然而它们仍然处于研究阶段,单颗芯片的容量和价格不足以媲美DRAM,距离大批量投入商用仍有一段距离,因此,DRAM和NVM的新型混合主存结构被认为是下一代主存.本文提出一种SignificanceAware Pages Allocation(SA-PA)混合主存设计方案,通过将关键页分配到DRAM中,非关键页分配到相变存储器(PCM)中,采用DRAM和PCM并行结构,并采用Reset-Speed技术提高PCM的写速度,从而实现在不过分降低系统性能的前提下降低系统功耗的目的.结果表明,本文提出的SA-PA混合主存结构使得系统功耗平均下降25.78%,而系统性能仅下降1.34%.     

基于无线传输的智能小区门禁系统设计

设计了基于无线传输的智能小区门禁系统,介绍了系统的读卡模块、无线数据传输模块、液晶显示模块、随机密码键盘模块。设计了以大容量串行e-Flash MM36SB020为载体的16×16点阵字库。针对数据传输中易出现的网络冲突问题,在通信协议中提出了随机延时的解决方案。     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

基于Oracle与ArcSDE的空间信息访问优化

在实际应用空间数据库管理方案中,逐步总结了与空间信息访问速度息息相关的数据库服务器配置和ArcSDE(American Sapatial Data Engine)空间数据库引擎配置两个主要方面的优化方法。通过调整组成SGA(System Global Area)的内存结构的大小,避免磁盘竞争、减少磁盘I／O次数,合理分配数据块空间,提高性能、确定回滚段数量,有利于频繁进行少量数据修改的联机事物处理、修改优先权,提高响应时间和竞争、调整索引格网单元整体优化空间数据的响应和系统性能等,形成了一套典型的空间信息访问优化方案。     

基于动态部分缓存共享机制的改进RED算法

为了解决Internet中网络业务流量不断增长而引发的网络拥塞问题,采用部分缓存共享机制对随机早期检测算法进行改进。根据网络节点缓存资源实时使用情况模糊动态调整丢弃阈值,结合采用比例调度算法,提高了网络共享资源的使用效率,保证了不同网络业务的服务质量。仿真试验结果表明,改进RED算法可以提高网络节点的成功转发率,改善关键业务的延迟指标,具有更好的拥塞控制性能。     

基于linux用户态可自控缓冲区管理设计与实现

为了避免创建缓冲区的过程中,由于多次释放和重新分配内存而导致可能的内存泄露和内存浪费等弊端,采用一种基于用户态的可自行调控的缓冲区管理机制,该管理机制是基于抽象缓冲区虚拟接口而设计的,具有自适应性,并且能够支持动态的内存分配、回收,缓冲区重用机制。研究结果表明:在基于零拷贝的集群并行通信系统中,采用该缓冲区管理机制的设计满足了网络通信系统的应用需求,该方法是一种高效的、可靠的、具有实时性的可兼容的缓冲区管理机制。     

基于RED算法的共享缓存管理策略

研究在路由器中实现RED(random early detection)算法与共享式缓存管理相结合的新机制.根据每个当前活跃的队列的平均队列长度和整个共享缓存区的平均队列长度来动态调整RED算法的参数,提出了支持RED算法的共享缓存管理策略RED-DT(dynamic threshold), 并进一步对其优化,提出RED-ODT(optimal dynamic threshold)策略.在均衡负载和非均衡负载下进行了仿真实验,将结果与以往的研究结果进行比较后发现 其丢包率更小,缓存利用率更高,同时兼顾公平性. RED-DT和RED-ODT保持了RED机制的优点,并且利于在路由器中实现.     

基于FPGA的千兆硬件防火墙高速数据缓冲设计

千兆硬件防火墙将在网络安全体系中起到非常重要的作用,数据缓冲是连接MAC与规则匹配和状态检测的枢纽．高速数据缓冲的良好设计是突破吞吐速率瓶颈的关键．提出了一种基于FPGA的千兆硬件防火墙高速数据缓冲的实现方法,订制并精简了WISHBONE总线互连的方式,提出MAC与数据缓冲数据透明的设计方案从而大大提高通讯性能,给出了利用FPGA的BLOCK RAM实现同步／异步FIFO的一般方法,提出延迟判定和数据预取的方式解决空满判定和串联BLOCK RAM访问时延问题．高速数据缓冲的设计具有一定的通用性．     

基于内存映射的地震道集数据存取

针对地震数据处理中存在的数据交换效率低的问题,在分析传统地震数据文件存取基础上,提出一种基于内存映射的方法对地震数据处理.通过实验结果分析,基于内存映射的地震道集数据的存取效率高于传统方法近3倍,其中以全局方式映射地震道集数据耗时最短、效率最高.基于内存映射的地震道集数据存取有效的解决了这一问题,提高了在地震资料处理过程中的效率.