定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

面向中国DTTB标准的多码率LDPC译码器

为了简化中国数字电视地面广播(DTTB)标准的信道解码,提出了一种三码率合一的准循环低密度奇偶校验(QC-LDPC)译码器,利用了3种码率QC-LDPC码的结构和参数特点。该译码器采用简化的译码流程、新颖的多码率复用模式和半并行的译码结构,已成功应用于符合中国DTTB标准的接收机芯片设计。仿真和测试结果表明,该译码器在加性白色G auss噪声信道下的误码性能与单码率译码器误码性能相当。硬件实现结果表明,该译码器的资源利用率远远超过了传统的单码率译码器。该译码器结构适用于各种QC-LDPC译码器的简化设计。     

准循环LDPC码快速编译码算法及DSP实现

为了降低准循环低密度奇偶校验QC-LDPC(quasi-cyclic low-density parity-check)码编译码算法的复杂度,研究了QC-LDPC码的构造方法.介绍了一种由校验矩阵构造系统生成矩阵的简化方法,该方法可以在很大程度上降低编码复杂度,实现线性编码.基于上述校验矩阵结构,译码提出了Turbo串行消息传递的最小和译码算法(TMS算法).在保持性能基本不变的情况下,改善消息传递的收敛特性,同时降低译码复杂度.基于定点DSP结构,设计了一种高效LDPC码编译码器.仿真结果表明,该算法以较低的复杂度实现了QC-LDPC码的快速编译码.     

基于循环差集的(3,L)规则QC-LDPC码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵移位系数构造的确定问题,利用循环差集(CDF)构造一种近似双对角结构的(3,L)规则QC-LDPC码,其围长至少为8,该码的基矩阵由四部分构成,其中一部分数据已知,其余可由简单的运算获得,所需存储空间少,降低了硬件实现的复杂度,根据循环差集个数t不同可灵活构造不同码长和码率的码字.仿真实验结果表明:当误码率为1×10~(-6),码率为0.5时,构造的基于循环差集的码比基于最大公约数(GCD)码、渐进边增长(PEG)码和西顿(SD)序列构造码的净编码增益分别提升了0.10,0.12和0.13dB.当码率为0.6时,比基于完备循环差集构造的type2码和PEG构造码的净编码增益分别有0.20和0.10dB的提升.     

扩展原模图LDPC短码的优化构造

为设计高纠错性能且低复杂度的准循环-低密度奇偶校验(QC-LDPC)短码,提出了扩展原模图的码优化构造方法.在优化的原模图基础上,通过优化删除节点及扩展该模板校验节点为复合线性分组码扩展节点,并提升子矩阵维度来构造高效短码长QC-LDPC码.采用针对准循环基矩阵渐进边增长(PEG)扩展和准循环-改进的渐进环外消息度(QC-IACE)算法,优化搜索循环置换子矩阵偏移量,联合优化与改善码字停止集、陷阱集及围长与环分布等关系,综合提高码性能.仿真表明:所构造的QC-LDPC短码具有较好的误比特率性能,接近现有高性能随机码字,但码长较短,复杂度和编译码延迟相对较低.     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

斐波那契-卢卡斯序列的Type-Ⅱ QC-LDPC码构造

针对Type-Ⅱ低密度奇偶校验(Type-Ⅱ QC-LDPC)码中存在着权重为2的循环矩阵而容易产生短环,从而影响译码收敛的问题,基于斐波那契-卢卡斯序列提出一种Type-Ⅱ斐波那契-卢卡斯准循环低密度奇偶校验(Type-Ⅱ F-L-QC-LDPC)码的构造方法.Type-Ⅱ F-L-QC-LDPC与Type-I QC-LDPC码相比不仅增大了码字间最小距离上限,同时还消除了环长为四的环,纠错性能优秀,译码收敛较快,所需存储元素少,计算复杂度低,硬件实现简单.仿真结果表明:当误码率(BER)为1×10~(-6)时,利用该构造方法所构造的码率为0.6的Type-Ⅱ F-L-QC-LDPC(3 650,2 192)码与利用完备循环差集数学思想构造的Type-Ⅱ CDS-QC-LDPC(3 650,2 192)码以及利用Sidon数列数学思想构造的Type-Ⅱ S-QC-LDPC(3 650,2 192)码相比,其净编码增益(NCG)分别提高了约0.21和0.1 d B.且在同样条件下,该方法构造的码率为0.5的码型与Type-Ⅱ CDS-QC-LDPC(3 652,1 826)码相比,NCG提高了约0.2 d B.     

基于杨辉三角结构的 QC-LDPC 码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,提出基于杨辉三角结构的确定方法。该方法构造的校验矩阵不含四环,移位系数由简单的数学表达式确定,编码复杂度与码长呈线性关系,节省存储空间,对码长和码率参数的设计具有较好的灵活性。仿真结果表明:在加性高斯白噪声信道和BP译码算法下,该方法构造的码字在误比特率为10-4时,信噪比优于随机LDPC码接近0.3 dB,在误比特率为10-6时优于DVB-S2标准的LDPC码0.2 dB,并可以获得与IEEE 802.16e码相一致的性能。同时表明合理的选择循环移位矩阵的尺寸,可以改善码字的误比特率性能。     

低密度奇偶校验码的研究

本论述介绍了低密度奇偶校验码的编译码方法,设计了一种校验矩阵子矩阵均为循环矩阵的高码率低密度奇偶校验(QC-LDPC)码,仿真结果表明其性能逼近香农限,具有较高的实用价值。     

基于QC-LDPC码的联合信源信道编码研究

基于欧式几何构造的准循环LDPC码(quasi-cyclic LDPC,QC-LDPC)应用于联合信源信道编码(joint source and channel coding,JSCC)系统中,由于JSCC系统中信源码和信道码存在特殊的边连接关系,致使满足信源码字和信道码字之间特殊连接关系的QC-LDPC码字比较少,但至少QC-LDPC码可以用来作为JSCC系统中的信道码.仿真结果表明,双QC-LDPC码的JSCC系统纠错性能相比双随机LDPC码的JSCC系统有明显的改善,同时前者的译码迭代次数明显少于后者,从而提升了译码效率.仅使用QC-LDPC码作为信道码的JSCC系统也比双随机LDPC码的JSCC系统有更好的性能,且其迭代次数也更少.     

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,...     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

极化码自适应连续消除列表比特翻转译码算法

极化码是一种新型的信道编码方法,并且具有较低的译码复杂度,第三代合作伙伴计划(3rd generation partnership project,3GPP)组织已经确定将极化码作为5G通信中增强移动宽带场景下的信道编码方案,目前极化码译码已经成为编码领域备受瞩目的研究热点.极化码连续消除列表比特翻转(successi...     

LDPC Decoder for CCSDS Code by Flipping Bits and Fetching Words

The well-known CCSDS(consultative committee for space data systems) LDPC(low density parity check) code for near-earth applications is discussed and used for a case study of Mc Eliece system. First, a data error is picked out with the CCSDS LDPC code. The problem with its generator matrix is illustrated and overcome by a shortened code with some middle code bits deleted. In correspondence, its parity check matrix is also revised with the new quasi-cyclic(QC)-LDPC code. Second, a fast decoding scheme for general QC-LDPC codes is proposed based on flipping bits and fetching words. Besides, a lightweight CCSDS LDPC code based Mc Eliece system can be set up with such codes. The repaired CCSDS LDPC code is supposed to be still useful for communications and storages, and the normalized decoding algorithm is also efficient for general QC-LDPC codes.     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.