eDRAM高速读写和紧凑式电荷转移刷新方案

提出了一种采用逻辑工艺、访存速度优化、降低刷新功耗的动态随机存储器（DRAM）,使其在嵌入式系统的设计与制造中易于与高性能逻辑电路融合.采用读写前置放大的高速读写方案,使DRAM读写速度得到了优化;采用紧凑式电荷转移刷新替代传统刷新方案,在降低了刷新功耗的同时,缩短了DRAM的刷新时间开销,提高了DRAM的数据可访问性...     

异构内存系统全局优化的数据预取算法

鉴于现有的数据预取算法不能满足高效能异构计算系统对动态随机存取存储器(DRAM)和非易失性存储器(NVM)相结合的新型异构存储器高效访问的要求,提出了一种模拟退火的全局优化数据预取算法(SADPA)。该算法在启发式搜索模拟退火算法的基础上,引入了随机因子,以避免局部最优,从而确定了全局优化阈值以预取NVM页面的有效数量。实验结果表明,该算法相对于静态阈值调整算法,平均访问延时降低了4%,每个时钟周期内的平均指令数(IPC)增加了10.1%;对于cactusADM应用,该算法相对于软硬件协同的动态阈值调整算法,系统能耗降低了3.4%。     

面向非易失内存的结构和系统级设计与优化综述

当今各类计算机应用都进入一个飞速发展的阶段,无论是"计算密集型"还是"存储密集型"应用都对存储系统的容量、性能以及功耗不断提出更高的要求.然而,由于传统内存工艺(DRAM)的发展落后于计算逻辑工艺(CMOS),基于DRAM的内存设计逐渐无法满足这些设计需求.同时,基于HDD的外存性能与DRAM主存间的差距也逐渐增加.而各种非易失存储工艺取得长足的进步,为解决这一问题提供了新的机遇.本文就近年来针对非易失内存的结构和系统级设计与优化的研究工作进行综述,揭示非易失内存对存储系统的性能、功耗等都有明显的改善.     

通过边界行标记的低刷新功耗内存

提出一种通过数个边界行地址寄存器,将DRAM内存按照行地址划分为正常刷新区域、低频刷新区域和无需刷新区域的方案.当数据被集中于DRAM中连续行时,该方案不刷新未存放数据的DRAM行,并且对非关键数据区域采取比正常更低的频率进行刷新,从而可以将刷新功耗按比例降低至内存占用率以下.最后用gem5+DRAMSim2仿真平台对这种方案的硬件部分进行建模并仿真,实验显示如果搭配合适的数据分配算法,该做法能够在很低的硬件开销下有效降低内存功耗.     

动态随机存储器器件研究进展

动态随机存储器芯片是集成电路中销售量和销售额最大的单一产品.本文介绍了DRAM存储单元的基本原理并回顾了DRAM的技术发展与关键创新,总结了多种先进技术节点的DRAM芯片制造的关键工艺技术.分析了电容结构、阵列访问晶体管、存储器单元结构等方面的技术演进.介绍了多种基于U形沟道晶体管的DRAM存储单元以及6F2存储单元的制造方法.基于多项关键技术突破,对下一代DRAM芯片的关键器件工艺的技术发展趋势进行了推测.即:(1)阵列选择晶体管持续使用U形晶体管;(2)低k材料会被大规模使用来降低位线寄生电容;(3)提高灵敏放大电路的灵敏度和随温度来动态调整刷新频率来降低对存储电容的要求;(4)更多关注低功耗设计而不是一味地增大存储容量.     

基于空间局部性的PCM和DRAM混合内存页面调度算法

提出一种新的PCM(phase change memory,相变内存)和DRAM混合内存构架页面调度算法CLOCK-S。该算法根据一个内存页的读写属性以及相邻页的空间局部性,把该页调度到不同的存储器中,从而达到减少对PCM的写操作,延长其寿命的目的。该算法利用各个存储器的优点,避免其缺点。实验表明,相较于传统页面调度CLOCK算法,该算法可减少对PCM的写操作平均达10%。     

基于写页面热度的混合内存页面管理策略

针对阻变存储器(RRA M)写延迟大的问题,提出一种基于写页面热度的混合内存页面管理策略,将写页面进行冷热区分,存于动态随机访问存储器(DRAM)上,减少RRAM上的写数量.在基准程序集PARSEC下对混合内存系统的性能进行测试与分析.结果表明,所提出的页面管理策略可以有效地提高系统性能.     

相变存储器的高可靠性多值存储设计

基于相变存储器(PCM)已有的2T2R结构,提出一种以比值为导向的状态定义方法,以实现2T2R结构下PCM的多值存储.它在相变电阻具有4态可编写的能力下,可以实现单元内8态存储,同时对小尺寸验证,而对PCM存储电路的优化将使得PCM更具竞争力.同样基于这种以比值为导向的状态定义,一种软硬件相结合的新型纠错码方法使得对全部数据位的错误监测成为可能.     

面向混合内存体系结构的模拟器

提出了一种基于全系统模拟器gem5的混合内存系统模拟器的构建方法.构建混合内存系统模拟器时,首先在gemg5中添加一层混合内存控制器结构,然后引入NVMain中的新型非易失性内存模型与gem5原生DRAM内存模型一起挂接到新添加的混合内存控制器上.实验结果表明,该方法能够实现构建混合内存系统模拟器的目标.     

基于非易失性存储器的存储系统技术研究进展

 非易失性存储器（NVM）主要包括两类,即适用于外存的、块寻址的闪存和适用于内存的、字节寻址的持久性内存。相比于传统磁盘,闪存具有性能高、能耗低和体积小等优势;相比于DRAM（动态随机存储器）,持久性内存如PCM（相变存储器）、RRAM（阻变存储器）等,具有非易失、存储密度高以及同等面积/内存插槽下能给多核环境的CPU 提供更多的数据等优点,这些都为存储系统的高效构建带来了巨大的机遇。然而,传统存储系统的构建方式不适用于非易失性存储器,阻碍了其优势的发挥。为此,分析了基于非易失性存储器构建存储系统的挑战,从闪存、持久性内存两个层次分别综述了它们在存储体系结构、系统软件以及分布式协议方面的变革,总结了基于非易失性存储器构建存储系统的主要研究方向。     

基于空间局部性的PCM和DRAM混合内存页面调度算法简

提出一种新的PCM（phase change memory,相变内存）和DRAM混合内存构架页面调度算法CLOCK-S。该算法根据一个内存页的读写属性以及相邻页的空间局部性,把该页调度到不同的存储器中,从而达到减少对PCM的写操作,延长其寿命的目的。该算法利用各个存储器的优点,避免其缺点。实验表明,相较于传统页面调度CLOCK算法,该算法可减少对PCM的写操作平均达10％。     

一种新型非易失性存储器——相变存储器

非易失性存储器在数字系统中扮演着重要的角色,其特点是断电后可以继续保存数据,相变存储器（Phase—Change Memory,VCM）由于其高密度、低功耗、工艺兼容等特点成为了下一代存储器的有力候选之一,引起了广泛的注意。本文主要介绍了当前相变存储器的研究现状．并对特定结构的相变存储单元进行了相变行为的计算机仿真。     

精简指令系统计算机(RISC)的存储体系

ＲＩＳＣ的性能与存储器系统的结构有紧密关系。文中分析了Ｃａｃｈｅ和主存储器对 Ｃｐｉ（每条指令的周期教）的影响。描述了基于 ＭＩＰＳ， ＳＰＡＲＣ， Ｍ８８０００等ＲＩＳＣ芯片的存储体系以及存储器结构与计算机性能的关系。讨论了哈佛结构、虚拟Ｃａｃｈｅ、物理 Ｃａｃｈｅ、 数据 Ｃａｃｈｅ的“写通”和“写回”方式等。最后介绍了作者所在单位设计的存储器系统的主要特点。     

RBC: A Memory Architecture for Improved Performance and Energy Efficiency

DRAM-based memory suffers from increasing row buffer conflicts, which causes significant performance degradation and power consumption. As memory capacity increases, the overheads of the row buffer conflict are increasingly worse as increasing bitline length, which results in high row activation and precharge latencies. In this work, we propose a practical approach called Row Buffer Cache(RBC) to mitigate row buffer conflict overheads efficiently. At the core of our proposed RBC architecture, the rows with good spatial locality are cached and protected,which are exempted from being interrupted by the accesses for rows with poor locality. Such an RBC architecture significantly reduces the overheads of performance and energy caused by row activation and precharge, and thus improves overall system performance and energy efficiency. We evaluate RBC architecture using SPEC CPU2006 on a DDR4 memory compared to a commodity baseline memory system. Results show that RBC improves the overall performance by up to 2:24(16:1% on average) and reduces the memory energy by up to 68:2%(23:6% on average) for single-core simulations. For multi-core simulations, RBC increases the overall performance by up to1:55(17% on average) and reduces memory energy consumption by up to 35:4%(21:3% on average).     

天然气联合循环电厂CO2捕获整体性能及成本敏感性分析

为研究天然气联合循环(NGCC)电厂引入燃烧后CO_2捕获系统后电厂整体性能及成本,利用整合环境控制模型(IECM)模拟了一乙醇胺(MEA)吸收剂的燃烧后CO_2捕获NGCC(NGCC+CC)电厂运行情景,其中以无CO_2捕获的NGCC电厂作为参考,同时和等发电量的燃烧后CO_2捕获燃煤电厂(PC+CC)进行对比.为研究NGCC+CC电厂的电力均化成本(LCOE)、CO_2捕获成本及吸收剂再生能耗等关键指标,对各指标的主要影响因子进行了敏感性分析,以优化CO_2捕获系统的运行参数.研究结果表明:MEA吸收剂的燃烧后CO_2捕获系统会降低NGCC电厂的整体效率,效率损失为6.92%,从而导致LCOE升高,从896元/MWh增长至1 020元/MWh,而PC+CC电厂的效率损失为4%.NGCC电厂容量因子和天然气价格是LCOE的主要敏感因素,尤其是天然气价格.NGCC+CC电厂的CO_2捕获成本主要受电厂容量因子、天然气价格及CO_2去除率等影响.吸收剂再生能耗则与吸收剂浓度、蒸汽热含量、贫液负荷、气液比及热电效率等相关.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

ARTs－I：一个主动实时内存数据库系统

给出了一个主动实时内存数据库系统ＡＲＴＳ－Ⅰ，着重讨论了它的体系结构、新型主动机制、内存数据库管理和新型的执行模型．提出了一种新的实时事务调度算法和有效的内存数据库管理机制．