JPEG 2000自适应算术编码器FPGA设计

研究JPEG 2000标准中自适应算术编码器的硬件实现问题, 提出一种适合ASIC实现的并行结构, 并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述; 并以XILINX XC2V8000-5FF1152为基础, 在ISE 5.2下完成综合及后仿真.在整个JPEG 2000设计中, 最高工作时钟66 MHz, 自适应算术编码器处理速度可达到0.25 bit/cycle.     

JPEG2000全并行位平面编码器的VLSI设计验证

研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路...     

一种同步流水算术编码器的设计

针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案．该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,并设计了一种树型搜索的寄存器的短延时0位检测电路．引入多路选择器来加速实现任意位左移,在提高主关键路径并行性的同时,采用了多种方法对寄存器传输级代码进行优化．实验表明,在EP1S258672C7上,最高工作时钟可达107．91MHz．     

JPEG2000在空间太阳望远镜中的改进应用

对JPEG2000算法提出了一种新的改进,以提高它的编码效率.通过修改编码顺序,使得在每个Tile中,数据按照其重要性降序编码.从而,码流截断方法也随之简化,并可以提前终止编码,而率失真效果仍接近最优.最后,给出一个可行的并行化方案,可大大缩短运行时间.改进后的JPEG2000更适用于计算资源有限的星上系统,满足了空间太阳望远镜的压缩需求.     

一种基于JPEG2000的多描述编码方案

在JPEG2000编码算法分析的基础上,针对JPEG2000在Tier-1编码器编码输出的压缩比特流具有嵌入性的特点,提出一种新的多描述编码算法.该算法以JPEG2000中的编码块为基础,把2个经不同码率编码后的嵌入码流进行重新分配组合,形成码率相似的两重描述.实验表明,该算法表现出了优良的性能,并且能适用于各种嵌入码流的图像编码.       

一种基于JPEG2000的多描述编码方案

 在JPEG2000编码算法分析的基础上,针对JPEG2000在Tier-1编码器编码输出的压缩比特流具有嵌入性的特点,提出一种新的多描述编码算法.该算法以JPEG2000中的编码块为基础,把2个经不同码率编码后的嵌入码流进行重新分配组合,形成码率相似的两重描述.实验表明,该算法表现出了优良的性能,并且能适用于各种嵌入码流的图像编码.     

一种高效的JPEG2000位平面编码器设计

针对JPEG2000 芯片实现时的硬件复杂性和编码效率低的问题,通过分析编码所需状态变量的产生机制,得到了一种最高有效位(MSB)检测电路,它能使状态变量实时产生.同时,在 3 个通道编码时引入列快速扫描电路,它在清除通道编码中设计了游程编码和0编码的流水实现电路,最后得到了位平面编码器 0冗余时钟设计.将此方法用于实现三通道并行的位平面编码器时,相对于单通道的跳点跳列,其运算速度可提高2倍,逻辑电路节约50%,而对于64×64像素的码块,存储器节约20 kb.     

基于JPEG2000的高效率控制算法

基于JPEG2000编码器的传统实现中存在大量计算冗余,使得编码器的实现需要大量编码时间和存储空间,提出了一种基于JPEG2000标准,高效、快速搜寻最优码流截取点的率控制算法.在对数域中对率失真斜率进行快速比较,从而避免了斜率浮点模式的运算;设定了编码顺序和位平面编码控制门限,从而进一步快速搜索最优码流截取点,降低在甚低比特率编码初期存在的冗余.该算法大幅度减少了编码所需的运算量和时间,尤其是在低码率情况下,提高了编码效率,且获得了与原始算法基本相同的高压缩性能.     

一种结合H.264/AVC CABAC熵编码器特征的视频选择性内容加密算法

为了对数字视频内容进行快速高效加密,提出了一种新的选择性内容加密算法.在H.264/AVC的场景自适应算术编码（CABAC）熵编码器的“二进制算术编码”阶段引入伪随机化.通过CABAC熵编码器的M编码器,自身完成视频数据单元的加密操作,无需额外的加密模块.实验表明：新算法不会降低CABAC熵编码器的压缩效率,加密后的视频码流有效地隐藏了源视频的可视信息.     

JPEG2000中的二进制算术编码及其DSP实现

算术编码作为一种高效的数据编码方法在图像压缩中有广泛的应用。介绍了国际静态图像压缩新标准JPEG2000中的自适应二进制算术编码技术。算术编码的工程实现需要高性能信号处理器的支持，研究了在TMS320VC5402上实现二进制算术编码的快速算法及优化汇编程序金计，证明了其硬件算法的实用性和高效率。该技术可实现对图像压缩编码，在其他数据压缩领域也可以直接利用。     

基于1 bit量化的超宽带同步技术研究

为有效简化FPGA运算复杂度,降低FPGA处理时钟,在传统的滑动窗相关的基础上,结合1 bit量化方法及多径能量积累的抗多径算法,提出了一种基于1 bit量化的超宽带多路并行同步方法,在此基础上设计了FPGA实现方案.推导分析了1 bit量化同步方法对系统性能的影响,给出了信噪比损失的量化结果.仿真结果表明,在低信噪比条件下,1 bit量化方法引入2 dB的信噪比损失.在高斯信道和瑞利信道下,通过针对虚警概率和漏检概率的分析及仿真,找到最优门限范围.      

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码（SCCC）的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.      

一种基于并行网络编码的无线广播重传方案

重传能够保证接收端正确地接收到数据,研究表明传统的多播重传机制会导致较低的传输效率.为了在无线广播网络中减少重传的次数,提出了一种基于并行机会式网络编码重传方案,运用并行机制,采用机会式网络编码组合不同的丢失包进行重传,其中机会网络编码重传方案大大减少了重传次数,而并行机制降低了算法复杂度.理论和实验分析说明,该方案在平均吞吐量、平均发送重传次数和平均接收重传次数等性能指标上远远好于传统重传方案,这进一步验证了基于并行网络编码机制的重传方案是有效的,即在降低复杂度的前提下能够大大减少重传次数,从而增加系统的吞吐量.     

Design and Implementation of Single Chip WCDMA High Speed Channel Decoder

A memory and driving clock efficient design scheme to achieve WCDMA high-speed channel decoder on a single XILINX' XVC1000E FPGA chip is presented. Using a modified MAP algorithm, say parallel Sliding Window logarithmic Maximum A Posterior (PSW-log-MAP), the on-chip turbo decoder can decode an information bit by only an average of two clocks per iteration. On the other hand, a high-parallel pipeline Viterbi algorithm is adopted to realize the 256-state convolutional code decoding. The final decoder with an 8×chip-clock (30.72MHz) driving can concurrently process a data rate up to 2.5Mbps of turbo coded sequences and a data rate over 400kbps of convolutional codes. There is no extern memory needed. Test results show that the decoding performance is only 0.2～0.3dB or less lost comparing to float simulation.     

MPEG-4视频变长码并行解码器硬件实现

提出了一个MPEG-4变长码并行解码器的硬件设计，采用桶形移位器、基于PLA的并行解码算法等方法使得每个时钟周期解一个变长码码字，通过将码表改造、分割长码表为几个短码表并行查表、使用流水线技术等措施减少关键路径的延时以提高工作频率，保证了MPEG-4 ASP @L5格式码流的实时解码。     

引入冗余的差分空时分组编码OFDM系统

鉴于引入冗余的差分空时分组编码(DSTBC:Differential Space Time Block Code)是在平坦瑞利衰落信道下得出的,且提供的速率有限.为了在频率选择性衰落信道中提供高速数据业务,提出了一种基于该码的OFDM(Orthogonal Frequency Division Multiplexing)系统.发端首先进行DSTBC编码,然后进行OFDM调制,再通过两根发天线将信号发送出去;接收端使用一根天线,先进行OFDM解调,再使用Viterbi算法进行DSTBC译码.仿真结果表明,由于使用的新差分空时分组码可以提供编码增益,该系统的性能比传统的DSTBC编码OFDM系统要好,在信噪比(SNR:Signal Noise Ratio)较高时可以改善约1 dB,比使用相干STBC(Space Time Block Code)的OFDM系统相差2dB.若在此DSTBC编码之前级联一个外码,可进一步改善系统性能.     

HDTV中的小数倍细频偏和采样钟偏移估计

研究了高清晰度数字电视(HDTV)中的频率同步及采样钟同步技术．对其中的小数倍频偏和采样钟偏移估计做了算法仿真分析，结合实际工程应用提出一种适用于数字视频地面广播(DVB-T)编码的正交频分复用(COFDM)调制系统的小数倍细频偏和采样钟偏移联合估计算法．并提出了相应的现场可编程门阵列(FPGA)实现方案，设计出的硬件电路经国家高清电视总体组(TEEG)的HDTV功能样机调试证明了该算法的易实现性和优良性能．     

用于并行调试环境的改进的物理时钟算法

为满足并行调试需要,时钟模型必须既能保证事件之间的逻辑顺序,又能为性能调试提供时间戳。现有的基于事件的物理时钟同步算法在时间戳上可能存在较大误差,为了降低误差,对现有算法进行改进。改进的算法依次对时钟偏移误差最大的局部时钟进行调整,调整的依据是两个节点之间消息的发送和接收具有对等性,调整的时候考虑了该进程和其它所有进程之间的通信传输。模拟结果表明:该算法以较小的时间代价,减少了90%左右的误差。该算法可以解决并行调试环境中的时钟同步问题。     

并行层压缩树包分类算法

在层压缩树路由算法思想基础上提出了一种新的硬件包分类算法--并行层压缩树包分类算法.该算法是基于独立存储单元和多域并行处理并在FPGA内部实现的高速网络包分类算法,主要包括单通道并行搜索和多通道综合比较两大部分.仿真结果表明在40 MHz的搜索时钟频率下,该算法能够达到每秒2 M包头的处理速度,其空间性能明显优于其他算法,具有O（d）的时间复杂度（d为域的个数）和O（dN）的空间复杂度（N为规则数）.