用于FPGA快速重构的配置电路

提出了一种适于FPGA芯片的快速重构配置电路,并在FDP2009Ⅱ-SOPCFPGA芯片里设计实现.其主要特点为:配置电路使芯片最小配置单元由Xilinx的Spartan和Virtex系列芯片的一帧变为32 bit,减少了重配置传送的配置数据,缩短了芯片重构时间.FDP2009-Ⅱ-SOPC FPGA采用SMIC0.13μm一层多晶八层金属工艺设计,芯片总面积为4.5 mm×6.3 mm,配置电路面积为1.7 mm~2.版图后仿真结果表明,配置电路能够正确的完成数据重配置功能,芯片重构时间是Xilinx公司的Virtex系列相同规模FPGA芯片的34%左右.     

一种改进的用于FPGA快速部分配置的电路结构

设计了一种可以对现场可编程逻辑阵列(FPGA)内部编程点单元进行快速和局部配置的集成电路结构.主要特点是:在采用指令集方式的32位数据总线结构上增设局部配置控制寄存器和地址译码逻辑,可以实现FPGA的快速局部配置;针对Xilinx Virtex系列FPGA中存在的"内存一致性"问题,提出了有效的解决方案.与Xilinx Virtex器件只能以帧为单位对内部编程点进行配置相比,该结构可以对FPGA内部任意一个编程点进行单独配置,具有更强的灵活性.     

一种可扩展高速FPGA嵌入式ECC电路设计

针对当前现场可编程门阵列(FPGA)嵌入式帧检错与纠错(ECC)电路速度低、可扩展性差的不足,设计了一种新型可扩展的高速流水线型帧ECC电路.它充分利用FPGA回读数据的特征,在FPGA回读数据的同时完成单帧数据的ECC校验,不占用额外的存储资源.每一级流水线的延时相对于整个FPGA配置电路的延时而言是非常小的,不会影响到整个FPGA配置电路的速度.实验结果表明,和Xilinx设计的ECC电路相比,本设计的平均最高工作频率是其1.5倍,平均资源占用率仅为其10%.此外,该帧ECC电路具有良好的扩展性,通过调整流水线的级数就能够很好地适应FPGA配置位流结构的改变.     

基于BIST方法的新型FPGA芯片CLB功能测试方法

新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所需配置较多,而位流回读较为缓慢,限制了定位速度.BIST测试法通过直接检测CLB的输出来发现故障,所需配置数量少于ILA级联法,但需要将测试激励传递到所有BUT导致端口负载大,布线存在困难.本文提出了一种将ORA中闲置资源配置为锁存器链,以便传递测试激励的方法.该方法降低了端口负载.同时利用剩余的逻辑资源建立扫描链,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的实验结果表明,与其他文献所用测试方案比较,测试所需配置次数由30次降低到26次,故障定位所需时间在2.4MHz时钟驱动下可达61.35ns.     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

无线传感器网络节点中AES协处理器的设计

针对无线传感器网络的特点,采用加解密复用,子模块复用技术,低成本MixColumn模块的设计,以及操作数隔离,编码优化,动态功耗管理等方法,基于Xilinx公司的Virtex4系列FPGA,完成了用于无线传感器网络节点中的AES-128加解密算法协处理器的优化设计以及FPGA实现。该设计处理速度、面积功耗等都满足常用无线传感器网络节点的要求。     

故障攻击硬件仿真中低成本电路状态控制方法

为了解决基于FPGA的故障注入攻击仿真中,由于使用全扫描方法处理待测电路造成的逻辑资源消耗大的问题,提出一种用部分扫描电路实现电路状态完全可控的方法,即在任何时刻都可以改变电路中所有触发器的值,模拟故障注入攻击,进而在设计阶段对集成电路的安全性进行早期评估。将电路抽象为图,扩展平衡结构部分扫描测试方法,通过扫描触发器选择和触发器使能添加实现对所有触发器的同时控制。采用SAT可满足性算法,基于电路逻辑产生故障测试矢量集,实现故障注入仿真。结果表明,相较于全扫描电路,部分扫描方法以新增少量输入端口为代价,平均减少28.04%的扫描触发器,进而降低故障注入攻击硬件仿真的逻辑资源消耗。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

SMS4算法串行化设计及其轻量级电路实现

通过数据通路共享以及核心功能模块的串行化设计对SMS4算法进行了优化,设计实现了小面积低成本的SMS4算法.该算法能广泛应用于智能卡、物联网等领域.为了实现小面积低成本的SMS4算法,采用串行的设计方式,对核心模块进行分时复用,并共享加密和密钥扩展的数据通路;同时,采用电路实时产生常数的方法来进一步减小电路面积,8bit的数据通路中只包含8个D触发器和一个和常数加7的电路,只占用66个等效门(GE).在ASIC实现上,设计的SMS4电路占用3 824GE,除去密钥扩展模块为2 493GE,与已有结果比面积减小18.52%;在FPGA实现上,设计的SMS4占用逻辑资源只有现有结果的20%~40%.     

基于FPGA/CPLD的数字系统设计优化

讨论了基于FPGA/CPLD的数字系统设计的优化问题,包括面积优化、速度优化和它们之间的相互关系.通过实例给出了面积优化的两种方法:电路结构上的资源共享法和串行化方法.提出了速度优化的3种设计原理:流水线设计法、寄存器配平法和关键路径法.     

线性反馈移位寄存器的改进算法及其电路实现

提出并用电路实现了一种改进的线性反馈移位寄存器(LFSR)算法.改进的算法克服了传统线性反馈移位寄存器产生随机数的速度受字长制约的限制,其电路结构能够快速地产生任意字长的伪随机序列.用现场可编程门阵列(FPGA)实现该结构的结果表明,改进的LFSR算法能极大地提高数据吞吐率,采用改进结构合成的随机序列统计特性好.     

A Novel Register Allocation Algorithm for Testability

In the course of high-level synthesis of integrate circuit, the hard-to-test structure caused by irrational schedule and allocation reduces the testability of circuit. In order to improve the circuit testability, this paper proposes a weighted compatibility graph (WCG), which provides a weighted formula of compatibility graph based on register allocation for testability and uses improved weighted compatibility clique partition algorithm to deal with this WCG. As a result, four rules for testability are considered simultaneously in the course of register allocation so that the objective of improving the design of testability is acquired. Tested by many experimental results of benchmarks and compared with many other models, the register allocation algorithm proposed in this paper has greatly improved the circuit testability with little overhead on the final circuit area.     

一种基于功能复用的容错扫描链电路结构

由于软错误已经成为影响芯片可靠性的主导原因,文章提出一种容忍软错误的高可靠BIST结构——TMR-CBILBO。通过构建三模冗余的容错扫描链电路结构,在触发器输出端插入表决器,可有效地防护单事件翻转,容忍瞬态故障引发的软错误。以多输入特征寄存器的功能复用为切入点,有效地降低容错设计的面积开销。在UMC 0.18μm工艺下针对ISCAS 89基准电路的实验结果表明,TMR-CBILBO的软错误率下降95.56%～98.21%,面积开销为71.68%～84.21%,性能开销为1.75%～4.39%。     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

一种心电信号采集系统设计

介绍了一种心电信号采集系统设计,给出了系统总体设计方案,并针对设计中的重点电路,运放电路、A/D转换器电路、FPGA及外围电路、DSP及外围电路以及USB接口电路进行了详细介绍。该心电信号采集系统由于采用了FPGA和DSP相结合的结构,具有在线可编程和特征分析精确性高的特点。     

基于FPGA的步进电动机平滑运行设计

用现场可编程门阵列（FPGA）实现步进电机平滑运行．设计了基于FPGA的步进电机平滑运行系统框图和具体电路．仿真及实际运行效果表明，系统具有较好的性能和一定的实用价值．     

基于FPGA和PC机的客流统计系统设计

提出了一种基于FPGA和PC机的客流统计系统的设计方法。其中基于FPGA的下位机数据采集与处理电路模块采用Verilog HDL语言和原理图相结合的方式设计,上位机的人机交互界面及串口通信采用Visual C＋＋6．0设计完成。经模拟仿真和实际电路验证,结果表明该系统具有结构简单,成本低廉,计数准确率高的特点,能够很好地实现客流统计的功能,并可在不改变硬件平台的情况下对系统随时进行升级与重构,具有良好的适用性。     

Register Allocation Algorithm for High-Level Circuit Synthesis for Improved Testability

Register allocation in high-level circuit synthesis is important not only for reducing area, delay, and power overheads, but also for improving the testability of the synthesized circuits. This paper presents an improved register allocation algorithm that improves the testability called weighted graph-based balanced register allocation for high-level circuit synthesis. The controllability and observability of the registers and the self-loop elimination are analyzed to form a weighted conflict graph, where the weight of the edge between two nodes denotes the tendency of the two variables to share the same register. Then the modified desaturation algorithm is used to dynamically modify the weights to obtain a final balanced register allocation which improves the testability of the synthesized circuits. Tests on some benchmarks show that the algorithm gives a higher fault coverage than other algorithms with less area overhead and even less time delay.