基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及FPOA和VHDL的基本特点,并根据RS编码器原理,按照自上而下的思想,利用VHDL在FPGA芯片上实现了RS编码器.     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了 RS编码器     

基于FPGA实现的交织编码器

提出了一种用FPGA实现交织编码器的设计,详细阐述了交织编码原理,并给出了交织编码器的电路设计及仿真结果,并通过实例验证了硬件的可靠性、通用性以及设计升级的方便性。     

基于FPGA的RS编译码算法

RS码由于其优良的纠错能力而得到广泛的应用。本文介绍了RS码的编解码算法,并利用FPGA仿真软件检验所设计的RS（31,19）的编解码算法是否正确,给出仿真结果。     

LDPC编码的FPGA实现

低密度奇偶校验码（简称LDPC码）是目前距离香农限最近的一种线性纠错码，它的直接编码运算量较大，通常具有码长的二次方复杂度．为此，利用有效的校验矩阵，来降低编码的复杂度，同时研究利用大规模集成电路实现LDPC码的编码．在ISE8．2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程，为LDPC码的硬件实现和实际应用提供了依据．     

Turbo码编码器的FPGA实现

探讨了卷积Turbo码编码器实现过程中的关键问题,结合第3代移动通信系统中给出的Turbo码分量编码器方案,以Flex10k系列FPGA芯片为硬件平台,使用MaxplusⅡ开发工具,通过VHDL语言编程的方法实现整个卷积Turbo码编码器.仿真结果表明该编码器的正确性和合理性.     

RS(255,239)码编码器的设计与实现

分析研究了 RS码的编码原理 ,使用 MAX+PLUSII软件和 VHDL硬件描述语言 ,采用自顶向下设计方法设计 RS(2 5 5 ,2 3 9)码编码器 ,并装入一片到 Altera公司的 FPGA芯片 EP1 K3 0 TC1 44 - 3 ,而且就工作频率和器件面积问题对设计进行了改进 .     

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.     

RS译码中改进型欧几里德算法的研究及其FPGA实现

RS码在通信领域有着广泛的应用,其中最重要的是关键方程的求解.传统欧几里德算法在求解关键方程时需要进行多项式次数的判断,从而造成硬件电路复杂,译码速度下降.通过对综合除法进行推广,提出了一种改进型欧几里德算法,它不需要进行多项式次数的判断,能够降低译码的复杂度,减少硬件电路的复杂性,提高译码速度.在VCS软件中进行FPGA仿真,结果表明:当误码个数不同时该算法可以达到预期的效果.     

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。     

运动估计算法设计及FPGA实现

为进一步提高编码效率,在研究菱形算法的基础上,采用了“十字”形运动估计算法,设计了硬件电路,并用FPGA（Field-Programmable Gate Array）实现了算法．结合算法的特点,设计了整体框架结构,提出了一种高度并行、紧凑流水线的FPGA实现方案．用Verilog HDL硬件描述语言设计了编码,在QUARTUS Ⅱ集成开发环境下,进行了仿真验证,并写入FPGA芯片,实现了“十字”形运动估计算法．经测试表明：该设计方案搜索高效、逻辑简洁,对比全搜索法占用硬件资源较小．可广泛应用到移动视频通信、远程无线监控等领域．     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例，参照Berlekamp比特串行乘法器，提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器，可以达到较高的吞吐率，从而可以采用FTGA／CPLD实现高速RS编码。     

基于FPGA自适应字库编码的研究与实现

针对LCD中汉字字库可配置性比较差,对中文的支持性不统一的问题,本文提出了基于FPGA的一种可配置汉字字库的实现算法。该算法设计了一种点阵字库的公式,该公式能够通过自己的编码来重新组合任意自己需要的字库。并且在FPGA开发平台采用VHDL语言设计了实现了IP核。经实验表明该算法实现的汉字字库可配置性强,降低了LCD的成本价格,由于采用了VHDL实现,提高了并行计算的能力,因此降低了时间复杂性。     

DVB-S2系统中LDPC编码的FPGA实现

分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明：该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求。     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验(QC-LDPC)码具有优异的纠错性能,已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点,提出一种基于生成矩阵的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式,减少了资源消耗,同时利用循环移位寄存器和累加器实现矩阵乘法,降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上,采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明,设计的编码器资源占用较少,吞吐量约为228 Mbit/s。     

Rijndael算法三级子流水线结构的FPGA实现

提出了基于FPGA的Rijndael算法三级子流水线结构的设计方案,并在CycloneII系列FPGA芯片上实现,占用逻辑单元11 840余个.在三个时钟周期内完成一轮变换,与在一个时钟周期内完成一轮变换相比,提高了运算速度.该方案适用于加密、解密和密钥编排算法.该流水线结构由数据运算模块、密钥编排模块和输入输出模块组成,给出了各模块的硬件实现框图.数据运算模块完成各轮变换,密钥编排模块产生各轮变换所需要的轮密钥,输入输出模块主要完成数据输入输出格式变换.     

基于FPGA的软件滤波算法设计及实现

在实际电路的设计过程中,经常会涉及到FPGA的使用。而外界的干扰脉冲或毛刺信号会影响其稳定性,为了避免电路做出错误的动作,需要对输入信号进行滤波处理。详细讲述了延时滤波和判决滤波两种基于VHDL语言的软件滤波方法,并通过实验证明了两种滤波方法均能有效消除干扰信号,验证了其可靠性。