Test of an ME Chip Based on FPGAs

The characteristic of FPGA, motion estimation(ME) and the full search block matching arithmetic were introduced, it analyses the collectivity configuration of basic working flow in ME.Based on FPGA, the study concentrates on the control, computing and test part of ME chip implementation.In the end PCB of ME chip is designed and completed.ME is an important link of MPEG standard on picture compression, whose characteristics is its huge amount of data and computing task.So people often use special chip to meet the requirement, but there is still not such production in China at present.     

An AP SoC for a unified architecture

An instruction level parallel computing paradigm and a unified architecture for an array processor (AP) on a chip (SoC) are presented in this paper. Here “APU SoC” is short for “an AP SoC for the unified architecture”. The MISD/MIMD architecture for instruction level parallel computing is unified with the SIMD architecture for data level parallel computing. As a result, all the computing can be implemented on an APU SoC. The APU SoC offers the rationale of an array structure for development in current technology, yet simplicity for the hardware (chip) and software (program) parallel designs. Just as a single processor chip can replace many function module chips, the APU SoC can replace the single-core/multi-core/many-core CPU chip for TLP computing and the ASIC/ASSP/FPGA/RC device array chip for Operation Level Parallel computing.     

乘法器模块在FPGA中的实现

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FPGA的数字乘法器模块,包括传统乘法器,LUT乘法器和Booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusⅡ软件对所编写的Verilog程序进行编译综合,这里用到的FPGA芯片是Altera公司生产的cycloneⅡ器件,最后对结果进行了说明。     

基于总体性能优化的矩阵乘法器设计与实现

针对矩阵算法的优化,且兼顾系统的总体性能,采用Ripple运算模式,提出了一种基于多处理单元的矩阵并行乘法器设计方案,并将其于FPGA上实现.最后,将其FPGA资源利用报告与移位累加算法做比较,表明该设计方案可使得系统在矩阵复杂度相同的情况下,大大缩短运算时间,提高系统的时钟频率,且芯片布局得以优化.     

面向老人迟滞性特征的可信情感计算

根据老人认知心理特征中的迟滞性特征,结合基于Gross认知重评的情感计算模型,考虑迟滞性特征对个体情感状态转移的影响,在认知重评参数的基础上,建立迟滞性因子,对当前情感状态下的认知重评能力进行修正,从而对情感计算模型进行有效的修正,使人机交互更加自然和谐.为了实现情感计算模型的可信,结合现场可编程门阵列硬件平台和高级加密标准密码算法对情感计算模型中的老人情感信息进行加密处理,实现情感计算过程中的数据可信.采用可编程片上系统技术在现场可编程门阵列芯片EP4CE115F29C7中搭建功能实现所需的所有硬件组件,结合硬件组件编写逻辑程序并实现高级加密标准密码算法,在情感计算过程中实现数据的实时传输和安全处理,实现可信的情感计算.最后实验结果表明受到迟滞性特征影响下的情感计算模型与老人的真实情感具有高度一致性,且可信计算有助于提升老人的正向情感状态.     

基于MPC850实现ADSL宽带网接入系统

提出了以MPC850微处理器和FPGA芯片为核心的非对称数字用户线路技术(AD SL)的实现方案,解决了系统的局端和用户端的接入问题.微处理器MPC850完成ADSL系统的控制和管理,大规模FPGA芯片完成ADSL数字信号的处理.基于MPC850的强大功能和FPGA芯片的灵活性,使该方案实现的系统简单易行,在满足功能需求的同时使系统达到最佳性价比.     

基于SOPC技术的多通道LED灰度控制模块硬件设计

LED灯控系统通常被要求能输出多路灰度控制信号,PWM是实现灰度控制的流行方式,基于SOPC技术的软核设计方案可以方便快捷地实现多通道PWM信号输出模块,且只用一块FPGA芯片.其过程是:首先利用厂商提供的免费PWM设计文件,生成多路PWM片内外设组件,其次以Avalon总线规范将其和Nios Ⅱ处理器软核及其他组件一起植入Nios Ⅱ系统,配置生成硬件系统的原理图模块,该模块可被添加到一个顶层模块,通过编译最终生成可下载到FPGA的配置文件.这种方案不仅硬件配置灵活、实现了单片多通道PWM,而且模块外设数量大为精减,集成度很高,鲁棒性好.     

一种可编程安全处理器体系结构的研究与实现

提出了一种可编程安全处理器PSP(Programm ab le Security Processor)的体系结构,该体系结构由SPARC V8处理器内核、AHB片上总线及密码算法模块等部分构成,密码算法模块通过AHB总线与处理器内核进行高速交互.FPGA原型实现表明,该安全处理器能通过SPARC指令编程进行灵活控制,密码算法模块可以按需配置,能够满足嵌入式计算中对安全性和灵活性的需要.     

利用UART 对FPGA 进行升级的方法

为节省FPGA( Field Programmable Gate Array) 升级工作的时间和成本,设计了一种利用UART( Universal Asynchronous Receiver /Transmitter) 替代传统JTAG( Joint Test Action Group) 方式升级的FPGA 程序方法,该设计 主要由Xilinx FPGA、UART 芯片、Flash 芯片和串口连接线等组成。通过将MicroBlaze 处理器、ICAP( Internal Configuration Access Port) 、IP( Intellectual Property) 核及UART 控制模块等集成在FPGA 芯片中实现可编程片上 系统的搭建。同时采用MultiBoot 双镜像技术,实现了即使在更新失败的情况下,依旧可加载备份镜像保证系 统正常工作,以此保证设计的稳定性。实验结果表明,此设计可以替代传统FPGA 升级方法,节省升级工作的 时间和成本。本设计具有更新效率高、维护成本低、稳定性高等优点,且可用于FPGA 远程更新。     

基于PCI9054的PXI总线接口设计

本文介绍了一种基于PCI9054的PXI接口方案,该方案采用PCI接口芯片加FPGA的结构,较大的发挥了FPGA的灵活性,同时也降低了PXI总线接口设计的难度。给出了该方案实现的具体器件选型,对PCI接口芯片PCI9054的特点进行了介绍,对FPGA设计中的关键信号也进行说明。     

FPGA器件结构及系统集成研究

介绍了通用ＦＰＧＡ器件的结构和功能,阐述了基于ＦＰＧＡ器件设计的特殊性.采用ＳＯＰＣ技术,把一个由许多芯片组成的单片机系统集成到一块ＦＰＧＡ芯片上,对其功能进行了分析,结果表明：基于ＦＰＧＡ器件的设计可以简化电路,优化复杂电路的性能.     

利用FPGA和USB总线的视频图像的采集与处理系统设计

构建了以FPGA为核心芯片的高速图像采集与处理系统,图形采集频率可达13.5 MHz. 在该系统中,采用了视频A/D芯片SAA7111A将电视信号转换成数字信号,并由FPGA作为控制器将数字信号存入SRAM中,以便进行处理,提取有用数据;系统还采用了EZUSB2131Q芯片来进行处理后的数据与PC机的传输.     

MPEG-4多路视频编码器硬件解决方案

采用视频A/D(模拟/数字)芯片和FPGA(现场可编程门阵列)技术,实现了多路视频整合输入。该方案用MPEG-4专用编码芯片对多路视频进行编码,通过FPGA实现PCI桥,从而形成完整的多路视频编码器。实践证明,该方案具有效果好、方案灵活、性能价格比高等优点。     

H.264/AVC编码器中运动估计的低代价VLSI实现

通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。     

一种用于FPGA的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法.提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转.如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能.运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能.     

基于SVA的FPGA接口时序验证方法研究

本文介绍一种基于SVA(System Verilog Assertion)的FPGA接口时序验证实现方法,此方法以FPGA接口下级芯片的手册为基础,将手册中接口时序条件转换成SVA断言,并且在验证运行过程中,自动监测接口信号时序以到自动验证FPGA接口时序的目的。     

基于FPGA的电子万能材料试验机测控系统的研究

开发了以Altera公司的可编程器件FPGA作主控芯片的万能材料试验机测控系统,并对其主要功能模块进行了设计和分析。采用FPGA作测控系统主控芯片,使用VHDL语言编程来控制模拟和数字信号的采集,将采集到的数据通过USB口送入上位机PC,经专用测控软件处理后得到材料的各个力学性能参数。测试结果表明,该系统运算速度快,控制精度高,设计正确,完全满足万能材料试验机的测控要求。     

FPGA加速部件求解FMM算法中PP问题研究

提出了一种基于FMM求解多体问题的PP计算在FPGA加速部件上进行计算加速的实现方法.通过在对FMM算法中PP计算过程的原代码的计算类型分析与代码转化,给出了在FPGA上的具体实现方案,最后,通过Virtex-5实验平台的计算结果表明能够取得20倍左右的稳定加速效果.     

一种基于模拟退火的LUT结构FPGA工艺映射算法

SoPC中提供给FPGA IP核的有限面积使面积优化成为工艺映射的关键目标之一．减少实现电路功能的可编程逻辑单元数可以有效地减小所需芯片面积,还能降低对布线资源的需求．利用模拟退火算法从全局范围对LUT结构FPGA的工艺映射过程进行考虑,针对减少所用LUT数目的目标得出映射结果,实验结果表明用该算法可以快速地得出非常优化的结果．     

FPGA与硬件描述语言(HDL)的设计

FPGA芯片是逻辑技术的硬件基础．而硬件描述语言(HDL)是具体逻辑实现的手段和工具，两者构成了逻辑技术的基本核心，文章针对两者特性进行介绍，结合应用提出了一种FPGA的设计流程．