复用存储控制接口的高性能SoC测试结构

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构. 通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡. 实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响.      

数模混合片上系统联合测试调度方案

为了降低数模混合片上系统(system on chip,SoC)的测试成本,基于片上虚数字化,提出了并行模拟测试外壳组设计,用数字自动测试设备和测试访问机制完成对各个模拟芯核的并行测试.在此基础上,建立了数模混合SoC测试调度优化问题模型,提出了一种基于递增生成的数模联合调度算法PADCOS,该算法具有复杂度低和优化效...     

自保持接口在模拟芯核虚数字化测试中的优化

数模混合片上系统(SoC)正逐步成为片上系统的主导,而其中模拟芯核的测试问题是研究的难点之一。利用自保持模拟测试接口(SHATI)可以实现模拟芯核对外接口虚数字化,对其进行并行测试。该文对自保持模拟测试接口进行了面积优化,以减少片上DFT(design for test)面积开销,并利用Hspice仿真实验验证了面积改进的可行性。同时,针对并行测试的测试激励调度问题,该文给出了测试时序设计的优化算法,并通过实际示例验证了算法的可行性。     

一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

SoC的可测试性设计技术

基于可复用的嵌入式IP（intellectual property)模块的系统级芯片（SoC)设计方法使测试面临新的挑战，需要研究开发新的测试方法和策略，结合系统级芯片的可测试性设计技术所面临的技术难点。详细介绍了当前系统级芯片的可测试性设计技术，分析了各种系统级芯片的可测试性设计技术的特点及其优缺点，着重讨论了国际工业界内针对系统级芯片测试的方案；IEEEP1500和虚拟插座接口联盟（VSIA）测试访问结构。     

改进的扫描森林测试结构

为了降低可测试性设计的面积开销和布线难度,提出了扫描森林结构的重组策略;为了避免故障屏蔽,提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCA S89和ITC 99基准电路,其中电路s38584的叶结点数由1 318降低到120,被屏蔽故障数由1 376降低到0。实验结果表明:改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势,同时降低了面积开销和布线难度,避免了故障屏蔽。     

一种高速电主轴非接触电磁加载量的测试方法

为解决高速电主轴加载实验中加载量难测试的问题,介绍了一种高速电主轴非接触电磁加载径向力和扭矩的测试方法。该方法以称重传感器为支点并完成其所受拉、压力的检测,利用支点力/扭矩平衡方程实现电磁加载径向力及扭矩的同步测试。实测结果表明,本测试方法有效且测试精度较高。     

混合信号SoC联合测试方案

混合信号片上系统(SoC)模拟核的测试是SoC测试的难点之一,常用片上数模转换器(DAC)、模数转换器(ADC)配合模拟核进行测试。本文对于片上DAC、模拟核、ADC同时待测的情况,基于模拟核的振荡测试、ADC柱状图测试和DAC脉宽测试等方法,提出联合测试方案。将重构模拟核产生的三角波振荡信号,分别作为ADC柱状图测试和DAC脉宽测试的激励,并引入ADC和DAC的直连测试作为补充,构建三者两两之间的联合测试。该方案在对电路进行少量重构的条件下,自生成并复用测试激励,可实现对单故障的定位并解决双故障掩盖问题。     

一种用于透明计算的多媒体I/O 访问控制方法

针对实时媒体类I/O访问是透明计算系统性能瓶颈的问题,提出了一种用于透明计算的多媒体I/O访问控制方法CAVIO(Classification and Aggregation-based Vir-tual I/O mechanism).CAVIO通过对混杂类型I/O进行分类进而优先处理多媒体I/O,通过聚合小I/O减少I/O的平均路径长度和跨网络处理开销,通过并发处理网络传送提高虚拟磁盘I/O的吞吐率.实验表明,该方法对透明计算系统的多媒体I/O处理性能有显著提高.     

基于事件-状态关联关系的GUI测试评判信息生成

GUI研究中关于测试评判信息的生成均依靠测试人员手工完成,这将严重影响整个测试效率和开销.通过详细分析GUI系统中事件与系统状态的关联关系,定义了事件-状态关联关系的形式化描述,提出了根据该关联关系自动生成与测试用例相匹配的测试评判信息的算法.实验表明,基于事件-状态关联关系的GUI测试评判信息生成方法具有可用性,并能有效解决GUI测试评判信息生成过程中开销过大的问题.     

Deterministic Circular Self Test Path

Circular self test path (CSTP) is an attractive technique for testing digital integrated circuits(IC) in the nanometer era, because it can easily provide at-speed test with small test data volume and short test application time. However, CSTP cannot reliably attain high fault coverage because of difficulty of testing random-pattern-resistant faults. This paper presents a deterministic CSTP (DCSTP) structure that consists of a DCSTP chain and jumping logic, to attain high fault coverage with low area overhead. Experimental results on ISCAS'89 benchmarks show that 100% fault coverage can be obtained with low area overhead and CPU time, especially for large circuits.     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.     

基于RVM的可重用测试方法及应用

介绍了如何运用Synopsys提供的层次化验证方法来快速搭建高质量验证平台,通过将验证模块部分或全部重用到系统级芯片（SoC）验证平台中,大大减少了验证平台的搭建时间,提高了验证环境的执行效率;最后,以一个异步串行通信接口模块UART为例,描述了如何快速搭建一个系统级验证平台.     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

一种基于语音识别SoC调试的JTAG接口设计

在JTAG(jointtestactiongroup)工业标准的基础上,采用了一种基于语音识别SoC(SystemonChip)调试的JTAG接口设计.该设计以求用最少的硬件开销,最简单灵活的方式,支持寄存器查看和设置、IP核程序流跟踪、代码覆盖率检查、代码分析、IP核扫描测试等功能.该设计已经应用于以OpenRISC为核心的语音识别SoC设计平台上.