全加器的特性分析和应用

本文对全加器的各种特性进行了较完整的分析研究,提出了一些应用全加器的非常规设计方法。文中提出的全加器的通用特性,首次阐明了全加器的通用逻辑功能,从而为全加器应用于一般逻辑设计建立了理论基础。此外,用全加器实现对称函数等设计技术的研究,可能成为传统的逻辑设计技术的一个补充。     

基于CTGAL电路的并行前缀加减法器设计

通过对钟控传输门绝热逻辑（Clocked Transmission Gate Adiabatic Logic,CTGAL）电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明：Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N（Pass-transistor Adiabatic Log-ic-2NMOS）电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%。     

计算机辅助气动系统逻辑设计的研究

对计算机辅助气动系统逻辑设计进行了深入研究，选择逻辑综合的方法作为计算机辅助气动系统逻辑设计的基础理论基本方法，采用立方符号表述逻辑函数，把逻辑运算表示为立方的相交、相容及锐积运算，提出用判断最小项来完成对给定程序的判和校正，进而实现了计算机辅助逻辑综合，得到了的逻辑设计结果。     

三值绝热JKL触发器的设计

通过对多值逻辑、绝热电路和三值触发器工作原理及结构的研究,提出一种新颖的三值绝热JKL触发器的设计方案.该方案首先以电路三要素理论为指导,推导出三值绝热JKL触发器的元件级函数式,采用不同阈值的MOS管实现相应的电路结构.然后结合三值绝热文字电路,应用三值绝热JKL触发器进一步设计绝热九进制异步计数器.最后,HSPICE模拟结果表明,所设计电路具有正确的逻辑功能,与传统三值JKL触发器和九进制异步计数器相比,节省能耗均在75%以上.     

计算机辅助气动系统逻辑设计的研究

本文对计算机辅助气动系统逻辑设计进行了深入研究，选择了逻辑综合的方法作为计算机辅助气动系统逻辑设计基本方法，采用立方符号表述逻辑函数，把逻辑运算表示为立方的相交、相容及锐积运算，提出用判断最小项来完成对给定程序的判断和校正，进而实现了计算机的辅助逻辑综合，得到了最优的逻辑设计结果，并将此应用于计算机辅助气动系统设计中取得了良好的效果。     

复杂可编程逻辑器件设计中延时影响的仿真分析

为分析复杂可编程逻辑器件延时性能对数字系统设计中延时的影响规律，针对数字逻辑延时单元核的数学模型，采用硬件描述语言和图形方式实现了基本数字逻辑延时单元核，通过数字核复用建立了多延时单元部件，并运用电子设计自动化软件，通过选择不同的复杂可编程器件对延时单元进行了仿真分析、结果表明，数字逻辑设计中的延时与复杂可编程器件的延时性能、综合布局布线选择的逻辑块以及互连资源有关．所得到的结果为复杂数字逻辑系统的延时设计与分析提供了理论与实验依据．     

使用多路选择器进行逻辑设计的新方法

本文介绍了使用多路选择器进行逻辑设计的一般方法［１］，提出了借助于卡诺图和直接利用逻辑表达式进行逻辑设计的新方法。     

采用电容耦合的能量回收电路

为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路。该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目。利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失。该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化。基于TSMC0.35μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较。Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%~31%。该电路与传统的CMOS电路比较,能耗大大降低。     

数字通信与通信处理ASIC的逻辑优化设计

专用集成电路的正向设计，需依次经历如下一些设计步骤：系统设计→逻辑设计→电路设计→版图设计→工艺设计。逻辑设计在整个设计环节中起着重要的主导作用，它将系统设计思想映射到芯片制做技术上，是系统设计过渡到芯片设计的第一步。如何成功地完成这一过渡，并使结果最佳，这就是ＡＳＩＣ的逻辑优化设计需要讨论的问题。本文结合我们在这一方面所做的工作，主要探讨在数字通信与信号处理ＡＳＩＣ中一些典型电路的逻辑优化设计问     

数字通信与信号处理ASIC的逻辑优化设计

专用集成电路的正向设计，需依次经历如下一些设计步骤：系统设计→逻辑设计→电路设计→版图设计→工艺设计。逻辑设计在整个设计环节中起着重要的主导作用，它将系统设计思想映射到芯片制做技术上，是系统设计过渡到芯片设计的第一步。如何成功地完成这一过渡，并使结果最佳，这就是ＡＳＩＣ的逻辑优化设计需要讨论的问题。本文结合我们在这一方面所做的工作，主要探讨在数字通信与信号处理ＡＳＩＣ中一些典型电路的逻辑优化设计问题。     

用电流控制逻辑降低模/数混合集成电路的噪声

本文分析了静态CMOS逻辑开关在模/数混合集成电路中的开关特性,噪声特性和功耗及功耗延迟等性能的影响,并用电流控制逻辑结构代替静态CMOS逻辑,实现低电压工作性能和峰值噪声电流下降近三个数量级     

模/数混合集成电路中的数字开关噪声分析

本文分析了静态CMOS逻辑开关在模/数混合集成电路中的开关特性、噪声特性和功耗及功耗延迟积等性能的影响,并用电流控制逻辑结构代替静态CMOS逻辑,实现低电压工作性能和峰值噪声电流下降.     

面向时序逻辑的门级信息流分析方法

利用门级信息流追踪逻辑基础理论,研究了门级信息流时序逻辑扩展问题,在确定系统时钟作为基础可信源情况下,给出了扩展4种典型触发器的实现方案.针对IWLS测试向量集使用Synopsys综合编译器,生成90 nm标准库文件,对门级信息流跟踪逻辑的面积、时间延迟和功耗等参数进行了评估.与未经优化的原始GLIFT编码相比,在引入时序逻辑之后,电路的平均面积消耗降低了50％以上,时间延迟减少13％左右,获得的面积和时间延迟信息反映了在逻辑门级层次上实现细粒度信息流控制的复杂性；而仿真获得的功耗对比结果表明追踪逻辑的功耗达到原始逻辑的5～20倍左右,功耗问题需要进一步研究和优化.     

一种高频低功耗ECL逻辑到CMOS逻辑转换电路

采用NPN、PNP两种类型的双极晶体管以及反馈技术,设计了一种高频、低功耗ECL到CMOS逻辑的转换电路.HSPICE模拟结果表明：电路最高工作频率可以达到2.5 GHz,转换延迟不超过120 ps,功耗小于15 mW.     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

新型数字逻辑电路综合实验教学平台的设计研究

针对目前国内数字逻辑电路综合实验教学存在问题,结合多年的数字逻辑电路实验教学经验,设计开发了一款新型数字逻辑电路综合实验教学平台,以满足当代大学生数字逻辑电路实验实际需求.     

基于遗传算法具有容错能力的图像滤波器优化设计

针对在可重构逻辑阵列中会出现一些故障单元的问题,利用遗传算法进化出适合该逻辑阵列的图像滤波器,并且考虑到结果电路的正确性、速度、功耗和复杂度等指标.实验结果验证了逻辑模块整列中存在较少故障模块时,可以生成功能上接近无故障模块时的滤波器电路.     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

锁相环高性能电荷泵电路的设计

设计了一种新型电荷泵电路,该电路采用了差分反相器,可工作在2 V的低电压下,具有速度快、波形平滑、结构简单、功耗低等特点.HSpice仿真结果显示,电荷泵的工作频率为10 MHz时,功耗仅为0.1 mW,输出信号的电压范围宽(0~2 V).该电路可广泛应用于差分低功耗锁相环电路中.     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。