一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

一种改进的SRAM故障内建自检测算法

面向March C+算法故障覆盖率的问题,本文提出一种改进的March CS算法来完成存储器SRAM的内建自测试.通过增加原算法元素的读写操作来敏化存储单元的故障,检测原算法不能敏化的静态故障和动态故障,从而提高故障覆盖率.最后,通过对1 024*32位静态随机存储器进行故障仿真验证,以及FPGA对SRAM芯片的应用性测试,March CS算法检测静态故障和动态故障的覆盖率分别达到91.67%和76.93%.     

一种3D IC TSV互连的内建自测试和自修复方法

提出一种检测和修复有缺陷TSV的内建自测试(BIST)和内建自修复(BISR)的方法。采用BIST电路测试TSV, 根据测试结构, 采用BISR电路配置TSV映射逻辑, 有故障的TSV可被BISR电路采用TSV冗余修复。所提出的设计可减小TSV测试价格, 并减少TSV缺陷引起的成品率损失。电路模拟表明, 面积代价和时间代价是可接受的。     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

一种新的基于输入相容的低功耗内建自测试架构

为了降低测试成本,提出了一种降低平均异动次数的低功耗内建自测试架构,以降低单位时间异动的次数.同时应用输入相容的原理来减小测试长度,结果表明所用方法是有效的.     

基于软件内建自测试的模板和基准程序设计

论述了软件内建自测试项目中“模板”模块的设计方法，利用硬件测试中所使用的基准电路的思想，研究并开发了一种基准程序，使用这种基准程序，可以较为方便地对所生成的测试用例进行测试，最后给出了一个基准程序实例。     

基于复用测试逻辑方法的集成电路硅调试设计方案

提出了一种集成电路芯片的硅调试设计方案.采用具有短链扫描结构的扫描链复用方法,以提高对芯片触发器类信息的读写速度,为存储器内建自测试（MBIST）控制器增加异步通信调试接口,以提高静态存储器类信息的访问速度,同时,简化了MBIST控制器的物理设计难度.结果表明,所提出的硅调试设计方法可以降低硬件资源的消耗,使得调试软件设计的难度和复杂度显著降低,并使得硅调试的相关操作更加简便.     

SRAM的一种可测性设计

用ETCO算法对SRAM进行了内建自测试设计．首先说明了设计的原理，进而对电路中所用的各个单元电路进行了设计，主要包括地址计数器、数据计数器和BIST控制器等．设计出的电路可针对具体的故障模型设置相应的测试长度，从而获得预期的故障覆盖率．测试时不需存储正确响应，并可通过一个响应标志位表示检测的结果．可测性部分对电路硬件的开销较小，所设计的电路在工作站上已成功通过仿真，此电路可广泛应用于嵌入式SRAM，以降低电路的测试难度．     

基于BIST矩阵扫描的一种VLSI故障诊断策略

针对规模大而复杂的VLSI(Very Large Scale Integrated-Circuit)提出了一种新的基于BIST(Built-In Self-Test)的故障诊断策略，它通过对触发器阵列扫描，可同时找出有故障的CUT(Circuit Under Test)和测试码以及与之相应的响应，从而能应用传统的非BIST设计故障诊断方法来定位故障门。它克服了传统基于BIST故障诊断方法中数据量大，或者由于使用经过压缩处理的数据而带来的不确定性等缺点。电路结构简单可行，提供的相应算法也易于实现。     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

利用Pro/E开发组合夹具通用件图形库

分析组合夹具通用件、Pro／E软件二次开发工具族表、用户定义特征的特点．阐明利用Pro／E二次开发工具．开发组合夹具通用件库的有效性和合理性．总结组合夹具通用件图形库的建立方法、原则和步骤．介绍应用组合夹具通用件图形库．设计组合夹具的主要方法．     

一种基于测试数据两维压缩的BIST新方案

为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少。     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

内冷却开槽砂轮及其应用

首先对开槽砂轮的断续磨削进行了理论分析,概述了砂轮内冷却方法及新研制的内冷却装置。在此基础上作为一种尝试,用带有螺旋形沟槽的砂轮及研制的砂轮内冷却装置试验磨削了难加工材料——等离子喷涂WC合金零件。结果表明,采用内冷却断续磨削方法不仅有助于改善磨削表面质量,而且可使金属去除率在相同表面粗糙度前提下比原磨削工艺提高一倍。