基于FPGA的GMSK调制器的设计实现

介绍了一种基于FPGA的GMSK调制器的设计实现.该设计充分利用FPGA内部丰富的Block RAM资源,采用DDS查表法对GMSK基带调制信号进行了实现,然后通过正交调制将基带信号变换到所需的中频频率上.经过测试验证,本设计实现的GMSK调制信号的EVM(RMS)在6%以下,能有效的满足系统性能指标.     

一种搭载FPGA和AD9361的软件无线电平台实现方法

为了解决传统无线电平台分立器件繁多、功能单一、开发周期长的问题，提出了一种搭载现场可编程门阵列（field programmable gate arrays,FPGA）和AD9361的软件无线电平台的实现方法。以FPGA(KINTEX-7)为主控芯片，表述了MicroBlaze嵌入式软核与相应串行外设接口（serial peripheral interface,SPI）、通用输入输出（general purpose inputoutput,GPIO）接口以及数据接口的设计思路，并对AD9361进行了芯片配置，实现了FPGA基带模块与AD9361之间的数据交互。功能测试结果表明，此平台能够根据需求更改数据调制方式与收发通道参数配置，且具有良好的收发性能。与传统无线电平台相比，此平台具有灵活性高、通用性强等特点，能够适用于多种应用场景。     

基于FPGA的振幅键控调制解调电路的设计与实现

文章介绍了在ALTERA公司EDA软件MAX plusII平台下,运用VHDL语言进行基于FPGA的振幅键控调制电路和解调电路设计的实现方案,给出了部分程序设计和仿真结果,实验完成了二进制基带数字信号的调制和解调,得到了相应的调制信号和解调信号。     

正交频分复用基带系统仿真及FPGA实现

基于IEEE802.15.3a提案及ECMA-368标准建立多频带正交频分复用超宽带基带系统,主要包括信道编解码、交织和解交织、数字调制与解调、OFDM信号的组帧与解帧、跳频和解跳频. 针对该系统提出了一种采用数字基带跳频和解跳频的多频带实现方案,并对系统的同步问题进行了相关研究. 在Matlab仿真平台上搭建系统并验证系统可行性,在此基础上使用FPGA硬件实现该系统并进行性能测试. 仿真结果表明,建立的多频带OFDM超宽带基带系统硬件平台能够很好地完成数据的发送与接收,并具有良好的传输性能,为系统中其它关键技术的研究提供了硬件实验平台.      

一种伪随机控制的2 ASK 调制解调电路实现

设计一种以现场可编程门阵列（ FPGA ）作为伪随机序列信号发生器,通过级联方式实现幅度键控（ ASK）数字调制的电路实现方法。首先通过FPGA程序控制产生“0”、“1”等概的周期长度为15的伪随机基带序列,直接数字式频率合成器（ DDS）电路生成模拟载波信号,输入序列与载波信号进行ASK调制,再将ASK已调信号进行包络检波,还原出数字序列。电路测试表明,利用FPGA可以产生正确伪随机序列,ASK调制解调波形与理论分析一致,具有良好的应用价值。     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统, 此系统将调制、解调模块定义为可重构模块, 根据水下声学信道的检测结果, 动态调整其调制解调方式和数据率, 以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证, 结果表明功能正确, 数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比, 动态可重构的设计方法提高了算法设计的灵活性, 节约了数字系统硬件实现的资源。     

一种高效动态信道化接收机设计

提出了一种动态可重构信道化方法,解决了宽带信号跨信道问题.给出了动态可重构信道化接收机的设计方案,并对各部分硬件电路的设计进行了详细阐述.在FPGA内部实现了动态可重构信道化高效结构,并给出了该高效结构各组成模块的实现方法,该高效结构可大量节省FPGA的硬件资源.动态可重构信道化方法无需知道信号的调制形式即可实现宽带信号的动态重构,具有较强的通用性.     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证,结果表明功能正确,数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比,动态可重构的设计方法提高了算法设计的灵活性,节约了数字系统硬件实现的资源。     

基于FPGA+DSP的高速基带信号处理平台的设计

针对目前无线通信系统基带信号处理平台功能单一、灵活性差、运算能力弱等问题,在传统处理器架构的基础上提出了一种改进高速基带信号处理平台的硬件设计方案。该方案采用FPGA+DSP的处理架构,依托高性能的器件和高速接口,搭建了一个高性能的通用基带信号处理平台。该平台直接实现对中频数字信号的处理,融合数字上下变频与基带算法于一体,具有模块化、灵活性等特点。实验结果表明,该基带处理平台能快速接收并实时处理各类基带信号,数据处理能力达到了较高水平。     

基于VHDL的数字基带信号HDB3调制解调器仿真实现

在实际的数字基带通信系统中,为使信息在基带信道中顺利传输,必须选择合适的基带信号,HDB3基带信号是常选信号之一.针对数字基带传输系统中HDB3信号的特点,采用基于CPLD/FPGA的VHDL语言,在Max plusII的环境中,实现HDB3数字基带信号的调制、解调器.仿真结果表明,实现的HDB3基带信号调解器,系统简单、可靠,通过此系统能够方便地将原始信息流转换成HDB3基带信号.     

基于DDS技术的正弦信号发生器设计

采用DDS芯片AD9851,产生1 kHz~10 mHz范围、频率步进100 Hz可调、输出峰峰值在6 V的正弦波基本信号.以AVR单片机Atmega16为控制核心,结合FPGA辅助逻辑控制电路(产生1 kHz的正弦调制信号和二进制基带序列信号),对实现的正弦波基本信号进行幅度、频率、相位调制和调制度及频偏的程序控制.该设计具有频带宽、精度高、性能稳定、成本低和操作界面友好等特点.可作为教具和科研用仪器.     

基于FPGA与DSP的嵌入式GNSS接收机设计

随着GNSS接收机应用的不断深入,其对系统功耗、体积等性能的要求越来越高,大规模集成电路芯片如现场可编程逻辑门阵列(FPGA)和高速数字信号处理器(DSP)等在嵌入式GNSS接收机设计中得到广泛应用。卫星信号数字处理是接收机的核心部件之一,本文提出了一种基于FPGA与DSP模块化的嵌入式接收机的基带信号处理系统设计。利用FPGA完成基带相关器的设计,并由DSP实现卫星信号的信号处理和定位导航解算。通过静态测试试验,说明所设计的GNSS接收机具有体积小、功耗低和实时性强等特点。     

基于DSP的并扩基带信号源设计与实现

并行组合扩频技术(PCSS)是一种新的扩频通信方式,适用于猝发通信、频带受限通信以及军事通信等领域.为了设计一种基于这种扩频方式的基带信号源,从并行组合扩频技术的原理入手,结合伪随机码生成、并扩调制以及载波调制几方面给出了一种并扩基带信号源的设计方案,通过Matlab仿真验证该方案的正确性,并在自主开发的DSP硬件平台上实现该方案.使用该信号源可大大缩短并扩通信系统接收机对基带信号处理的调试周期.     

基于Nios II的多路高速数据采集存储系统的实现

为了解决多路高速数据的采集与存储问题, 提出基于FPGA(Field Programmable Gate Array)和Nios II软核技术的设计实现方法。将采集的数据和FPGA 的配置数据共享配置存储器空间, 可以节省额外的存储器件,降低系统成本。实验中以EP2C35F672C8 为控制核心、AD7980 为模数转换器、EPCS64 为存储介质, 实现了15 路模拟信号的完全并行采集。该系统可实现对多路ADC(Analog-to-Digital Converter)的并行控制, 从而实现多路信号的并行高速采集。由于采用了软核技术, 使系统具有很高的灵活性和可扩展性。实验结果表明, 此设计为要求成本低、系统升级频繁的工程提供了新的思路。     

基于FPGA的多用信号源的设计与实现

鉴于传统多用信号源设计实现的外围电路过于复杂,应用EDA技术,以FPGA器件为棱心,用VHDL语言设计各功能模块,最后以原理图编辑方式完成顶层文件的信号源设计．信号源的实现表明,采用FPGA设计的信号源不仅可很容易地满足设计要求,而且外围电路简单．     

基于FPGA的数字正交变换信号的脉冲压缩

在现代雷达信号处理领域,实现高精度的数字信号脉冲压缩是一项关键技术.在进行时域脉冲压缩前,引入数字正交变换模块,提取I、Q基带信号,保证了较高的通道幅相一致性.对基带信号进行时域脉冲压缩,运算简便,实时性强,便于硬件实现.设计中采用Matlab和FPGA联合调试的方法,利用Matlab进行方案验证,采用Quartus Ⅱ软件进行方案实现,核心模块采用IP核实现,大大缩短了调试周期,并且提高了系统的稳定性.本系统具有运行速度快、功耗低、实现简单、实用性强等优点.     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。