基于FPGA的RS编译码器的实现

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。     

循环码编译码器的仿真与实现

循环冗余校验码（CRC）就是一种被广泛采用的错误检验编码。本文介绍了CRC（7,3）的编译码器的设计思想,利用VHDL语言设计出CRC（7,3）编译码器并通过MAX＋PLUSⅡ仿真平台对其进行了仿真验证,仿真结果表明采用此方法实现的编译码器具有速度快、可靠性高以及易于大规模集成的优点。     

组合信道纠错码的译码

讨论了组合信道纠错码、提出一种用ＲＯＭ构成的组合信道纠错码的译码器．这个译码器将检测随机错误图样检测器和检测突发错误图样检测器合并在一起由ＲＯＭ完成．因此．译码器结构简单．这种译码器适于校验位较少的组合信道纠错码的译码．还给出了可用该方法可译的部分组合信道纠错码．     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

基于MCS-51单片机的CRC-16的实现方法

本文根据循环冗余码硬件编／译码器的原理，通过对CRC-16编码生成过程的研究和分析，给出了一种在8位单片机上用软件实现CRC-16校验的简易高效的方法。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

基于FPGA的BCH(23,12)码编译码器的实现

详细介绍了BCH(23,12)码的编译码方法以及实现.所实现的编译码器能对BCH(23,12)码进行正确地编码和译码,能纠正小于或等于3位的随机错误.同时,还给出了在QuartsⅡ软件平台下的仿真结果以及该编译码器的实际应用结果.     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

编译码器在数据采集系统中的应用

本文介绍编译码器电路的应用,同时给出了一个在数据采集系统中的应用实例     

自正交码的组合构造与应用

量子纠错码是量子计算和量子通信可靠运行的保障,构造具有很好参数的量子纠错码是重要的研究问题之一.用二元线性码构造量子码的方法有CSS(Calderbank-Shor-Steane)方法和Steane方法,这两种方法都建立在如何构造给定对偶距离的自正交码上,研究了用组合方法构造二元自正交码问题.由已知对偶距离的二元自正交码链,用组合方法构造对偶距离为3、4、5和6的二元自正交码, 以及对偶距离为3、4、5和6的二元自正交码构成二元自正交码链的条件.在此基础上, 对每个满足47≤n≤70的 , 构造出参数为[n, n-s-t, 5][n, n-s, 3]和[n, n-u-v, 6][n, n-v, 4]的S-链.利用所得到的码链,由Steane构造法构造出距离为5和6的具有很好参数的量子纠错码,改进了前人得到的几个量子纠错码的参数.     

齿轮检测设备误差修正的研究

本文探讨了齿轮检测设备的误差修正及实用性,并以一台齿轮仪器为对象进行了研究。实践表明,误差修正技术用于齿轮检测设备,明显地提高了它们的检测精度,硬件费用较少,具有较好的实用前景和经济价值。     

应用8051单片机IP设计相位测量仪

本设计应用SOPC和8051单片机IP技术,设计一个高精度的相位差测量仪。通过在FPGA中嵌入8051单片机IP来取代单片机+FPGA方案中的实际的单片机,既节省了成本又充分利用FPGA内部资源。     

基于8051单片机IP设计等精度频率测量系统

本设计应用SOPC和8051单片机IP技术,设计一个等精度频率测量系统。通过在FPGA中嵌入8051单片机IP来取代单片机+FPGA方案中的实际的单片机,既节省了成本又充分利用FPGA内部资源。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

基于FPGA技术的AC-Link数字音频编/解码的VHDL设计

基于FPGA技术的音频编／解码系统采用AC’97(Audio Codec)标准,传输48kHz固定取样率的PCM信号．系统的AC—Link接口在FPGA中以VHDL模块进行设计,这种设计方法可以缩短设计周期,提高设计的可靠性和效率．     

基于Gardner位定时同步算法的实验教学设计

介绍了基于Gardner位定时同步算法设计与开发的电子综合设计项目,旨在通过数字下变频以及QPSK调制解调的基本原理,利用Gardner算法进行数字通信系统的位同步设计,以解决接收端解调时产生的位同步问题。该设计通过Matlab对算法进行仿真验证,并最终在FPGA上实现。实践表明,该项目能有效提高本科学生的实践能力,达到电子综合设计的教学要求。     

地震勘探数字滤波芯片CS5376与FPGA的接口设计

该文阐述了高度集成的地震信号采集单元的工作原理,重点研究采集单元主控制器——现场可编程门阵列(FPGA)和地震信号滤波芯片CS5376的接口设计。介绍2种数据接口方案:FPGA的串行外设接口(SPI)分时复用,即同时用作命令通道和数据通道;基于FPGA硬件逻辑用VHDL语言自行设计的专用串行数据接口(SD口)。测试表明,这2种方案都能实现FPGA和CS5376之间可靠的数据传输,自行设计的SD接口具有更高的数据传输率,但是结构比较复杂。     

基于FPGA的Turbo码译码实验平台设计

实现一种基于FPGA的Turbo译码器实验平台,包括译码数学模型、FPGA实现方案、测试结果及分析。系统采用一个通用硬件平台和模块化的软件设计,可对译码算法和迭代次数进行可视化设置。通过仿真与实际测试,结果正确且工作稳定可靠。     

基于状态空间的FPGA功能仿真策略

随着FPGA(field programmable gate array)芯片集成度的提高,基于FPGA的复杂系统设计成为数字电路的发展趋势,如何实现复杂电路的功能仿真成为设计者面临的难题。针对不同规模的FPGA设计,划分输入状态空间,提出了遍历性激励与伪随机激励相结合、软硬件协同的功能仿真策略,完成了4位半加器和32位乘法器的功能仿真实例。测试结果表明新的功能仿真策略能够加快仿真速度,尤其是对大规模FPGA设计。     

5/3提升小波变换及逆变换的FPGA设计方法

研究了提升小波的硬件实现方法,根据FPGA器件具有快速逻辑处理能力的特点,采用流水线的加法及桶状移位操作指令,设计了一种适合FPGA实现的快速小波变换硬件结构.采用基于Matlab的设计工具DSP Builder,在Altera FLEX10K20器件上实现5/3小波变换及逆变换的功能,并在Quartus软件下进行综合、仿真及下载.实验结果证明采用FPGA实现提升小波变换具有处理速度快、代码可移植性强的特点.