高压LDMOS反相器功耗的计算

根据以前所建立的高压LDMOS宏模型,分析了用阱作为高阻漂移区的LDMOS组成的反相器,提出了计算其功耗的公式,从而解决了在高压LDMOS组成的功率集成电路设计中功耗无法估算的难题.通过半导体数值模拟软件Medici的仿真,可以得到计算结果与仿真的结果是一致的.最后根据功耗的计算公式,提出了一个减小电路功耗的方法.     

采用电容耦合的能量回收电路

为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路。该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目。利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失。该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化。基于TSMC0.35μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较。Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%~31%。该电路与传统的CMOS电路比较,能耗大大降低。     

基于RTL级的数字电路功耗分析

研究从RTL级分析数字电路的功耗。应用信息论中熵的概念计算由VHDL描述中抽象出的电路模型的功耗,并考虑输出之间的相关。分别对单输出和多输出情况进行了分析,最后得到一个考虑相关的近似功耗估算公式,将熵与电路功耗结合起来能够比较精确地估算电路功耗。     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

基于时钟控制技术的低功耗三值D触发器设计

提出一种低功耗的基于时钟控制技术的三值D触发器(CG-TDFF)。CG-TDFF通过在电路中嵌入时钟控制技术,在输入信号不发生改变时抑制时钟链以减少触发器内部节点的冗余跳变,从而有效地降低电路功耗。基于SMIC65 nm工艺的仿真结果表明,CG-TDFF具有正确的逻辑功能,低功耗特征明显,在开关活动性为10%时,功耗比参考电路下降最高达29.84%。     

基于贝叶斯推理和向量压缩技术的最大功耗分析

针对模拟评测电路最大功耗分析速度缓慢的问题,使用贝叶斯推理功耗模型和切片分析技术进行向量压缩,优选出可能生成最大功耗的向量进行详细分析。进一步的,基于输入信号翻转密度和最大功耗生成之间的关系分析,设计自适应翻转密度与向量生成平台,结合贝叶斯向量压缩技术进行最大功耗评测。实验表明,基于切片分析的贝叶斯模型向量压缩平均加速比达1005倍,分析误差2.40%;结合自适应翻转密度计算与向量压缩的评测方法平均加速比达163倍,最大功耗分析结果相对原始序列提高1.99%。     

炮口感应装定引信电路低功耗设计

在分析炮口感应装定电子时间引信工作原理的基础上,结合炮口感应装定引信电路的工作特点,应用单片机对引信电路进行低功耗设计.采用低压供电、间断供电、独立高低频时钟在线切换,以及软件设计技术等方法来降低引信电路的总功耗.根据引信电路各模块的工作电流、电压及工作时间,估算整个系统的总功耗.结果证明该文方法满足引信电路的功耗设计要求.     

基于STN-LCD控制驱动器的低功耗技术

基于一款超扭曲阵列液晶显示（STN—LCD）控制驱动器的专用集成电路（ASIC）的设计与实现,从功耗管理、时钟规划和总线仲裁三个方面阐述了低功耗系统规划方法;并分析了门控时钟、重定时和逻辑优化等低功耗技术在指令译码器、显示数据存储体等模块中的电路实现．上述方法对高性能的液晶显示控制驱动电路的低功耗设计具有重要的借鉴作用和参考价值．仿真结果表明经过功耗优化设计后的液晶显示控制驱动器的各个数字电路模块的功耗都大为降低．     

CMOS电路平均功耗最小平方估计技术

功耗估计是数字VLSI设计中需要重点考虑的因数。由于芯片管腿数的增加，通过穷举仿真获得电路平均功耗的方法也越来越不现实。文中将最小平方估计方法应用于COMS VLSI的平增功耗估计。该方法与电路功耗的概率分布无关，而且是无偏估计。在ISCAS85基准电路上的仿真结果表明，新方法与Monte Carlo方法相比，收敛速度有很大提高。     

一种基于FPGA的RTL级电路功耗评估方法

功耗是当前集成电路设计中应考虑的最重要因素之一.RTL级电路功耗评估可以在保证一定速度和精度的前提下对电路进行尽可能早的功耗评估.目前商业功耗评估工具对RTL级电路评估的方法多是基于软件的,因速度较慢其应用受到很大限制.提出了一种基于FPGA的RTL级电路功耗评估方法,与传统的基于软件的功耗评估方法相比,速度提高了10到100倍.速度上的优势也使该方法特别适合于研究不同激励对电路功耗的影响.     

Ad hoc系统中基于中断概率边界的博弈功率控制算法

通过对瑞利衰落信道下Ad hoc系统中断概率的分析,给出了中断概率的上界和下界,并以此为依据设计出结构类型相似的2个博弈功率控制函数,从而求得中断概率最小时的功率发射值.同时证明了所设计的2个博弈功率控制函数的纳什均衡存在且唯一,并给出了获得纳什均衡的功率更新算法.仿真结果表明,提出的算法能够有效地逼近中断概率,且较D...     

CMOS 组合逻辑电路的功耗分析研究

功耗分析是低功耗逻辑综合的一个重要步骤。ＣＭＯＳ组合逻辑电路的功耗分析由于电路节点之间存在相关性而变得复杂。采用两两相关的方法对电路内部节点的相关性进行建模,并且对相关性进行划分强弱分别进行处理,从而提高了计算的精度。同时为了降低计算的空间复杂度,对电路采用了按逻辑深度分级计算的方法,使计算的复杂度并不与电路规模直接相关。对ＩＳＣＡＳ’８５基本测试电路（ｂｅｎｃｈｍａｒｋ）的实验结果说明此方法可以有效地用于较大规模的组合逻辑电路的功耗分析。     

基于最大输出电流的智能太阳能电源管理电路

为实现跟踪太阳能电池板的最大功率点, 提出一种基于直流鄄直流(DC/ DC: Direct Current-Direct Current)变换器最大输出电流的方法, 并将模糊逻辑控制理论应用于太阳能电源管理电路进行智能化充放电管理。 建立了 DC/ DC 变换器数学模型, 理论证明了基于最大输出电流跟踪太阳能电池板的最大功率点的可行性。 模型采用 STM8L151K4T6 单片机控制 Sepic 变换器电路实现了对 3 W 的小功率太阳能电池板的最大功率点跟踪, 对储能元件蓄电池的恒流恒压充电控制以及过充和过放保护进行控制。 实验结果验证了该设计的合理性和有效性, 实现了太阳能电源管理电路的最优控制。     

Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

基于线性多步积分法建立高速互连系统的缩减模型

基于线性多步积分法 (LMIM)建立了高速互连系统的数值模型 ,该模型具有和集总参数电路相容的形式 ;在此基础上 ,结合 Arnoldi算法 ,建立了互连系统相应的缩减模型 ;利用该缩减数值模型可以消除传统缩减模型仅适用于 RLC电路的条件限制 .数值试验结果表明 ,该模型具有较高的计算效率和计算精度     

一种基于禁忌搜索方法的作业车间调度

提出了一种解决作业车间调度最短完工时间问题的启发式算法．该算法中采用了变禁忌表长度策略的禁忌搜索方法．在禁忌搜索过程中利用完工时间（makespan）的一个下界作为判断一个解好坏的辅助量，由于得到该下界所需的计算量远远小于完工时间的，因此大大地减少了禁忌搜索过程的计算时间．从对一组问题基准实例的实验计算结果看，该算法在合理的计算时间内，得到了比当前没有使用转换瓶颈技术的最好的禁忌搜索算法之一的TSAB算法更好的结果．     

Large-scale complementary integrated circuits based on organic transistors

Thin-film transistors based on molecular and polymeric organic materials have been proposed for a number of applications, such as displays and radio-frequency identification tags. The main factors motivating investigations of organic transistors are their lower cost and simpler packaging, relative to conventional inorganic electronics, and their compatibility with flexible substrates. In most digital circuitry, minimal power dissipation and stability of performance against transistor parameter variations are crucial. In silicon-based microelectronics, these are achieved through the use of complementary logic-which incorporates both p- and n-type transistors-and it is therefore reasonable to suppose that adoption of such an approach with organic semiconductors will similarly result in reduced power dissipation, improved noise margins and greater operational stability. Complementary inverters and ring oscillators have already been reported. Here we show that such an approach can realize much larger scales of integration (in the present case, up to 864 transistors per circuit) and operation speeds of approximately 1 kHz in clocked sequential complementary circuits.     

双向中继系统的中断概率及功率分配策略

研究了Nakagami-m衰落信道下双向中继系统的中断性能,首先推导了中断概率的下界,并将通过Monte Carlo仿真得到的中断概率与此理论中断概率的下界进行了对比,结果表明仿真值非常接近于理论值;其次,考虑在系统总功率受限的情况下,以最小化系统的中断概率为优化准则,提出一种基于信噪比平衡的功率分配方法,此方法使得2目的节点能根据已知瞬时信道状态的变化自适应地调整发射功率,仿真结果表明基于该方案的中断性能明显优于基于等功率分配方案的中断性能.     

一种带保护电路的低功耗LDO

为了保护芯片不受电源电压起伏的影响,设计了一种应用于移动多媒体广播(CMMB)的带保护电路的低功耗低压降线性调节器(LDO);为了保证LDO的反馈环路在所有负载电流下均稳定,采用低增益、低输出阻抗的buffer来驱动输出管,使环路的相位裕度都高于40°;为了避免输出管在过流和过热时损坏,设计了过流保护电路和过热保护电路:过流保护电路将过载的电流限制在150 mA;过热保护电路包含滞回功能,在温度高于145℃时,过热保护电路将LDO关断,当温度低于125℃时,LDO重新打开。LDO的输入电压范围为1.5～3.3 V,输出电压为1.2 V。LDO采用0.35μm CMOS工艺设计,共消耗30μA的静态电流,最大负载电流为80 mA。芯片面积为380.2μm×198μm。     

基于旁路分析的硬件木马检测方法

集成电路芯片在不受控的制造过程中可能会被嵌入恶意电路结构,形成硬件木马,这给集成电路芯片的可靠性和可信度带来了极大的隐患,而利用传统的测试技术很难发现这些硬件木马.针对这一问题,文中提出了一种非破坏性的、基于旁路分析的硬件木马检测方法,它通过对芯片功耗瞬态变化情况的分析,采用奇异值分解算法对功耗进行统计处理来检测芯片中的硬件木马.在FPGA芯片上的硬件验证结果表明,即使在测量噪声和工艺扰动较大的环境中,文中方法也能检测出面积比原始电路小2个数量级的硬件木马.